異構(gòu)集成面臨更多障礙

為了追求「超越摩爾」和更高水平的集成，先進(jìn)的封裝選項(xiàng)不斷涌現(xiàn)。它已成為許多高密度互連匯聚的地方，在這里，許多新的和熟悉的問題需要解決。

業(yè)界首次進(jìn)軍細(xì)間距多芯片封裝，利用帶有硅通孔 (TSV) 的硅中介層來實(shí)現(xiàn)顯著的性能提升，盡管它在高頻（4 至 6 GHz）方面受到限制，并且硅中介層的成本很高。這刺激了替代方案的創(chuàng)建，例如橋接器和基板上的高密度扇出，每種方案都有其優(yōu)點(diǎn)和缺點(diǎn)。

為了生產(chǎn)具有多個(gè)小芯片的高產(chǎn)量模塊，芯片制造商正在擴(kuò)展現(xiàn)有工藝，充分利用扇出和嵌入式配置。他們還開始解決先進(jìn)封裝的設(shè)計(jì)挑戰(zhàn)，這需要相當(dāng)于 PDK 的組裝過程。

日月光高級總監(jiān)曹立宏表示：「小芯片和異構(gòu)集成已成為關(guān)鍵推動(dòng)因素，我們看到市場正在發(fā)生新的突破。有用于 HPC 的 2.5D 硅 TSV 集成，還有高密度扇出 RDL 和橋，以及使用 3D 微凸塊和混合鍵合實(shí)現(xiàn)極高密度的芯片到芯片連接?！?/span>

互連正在深入研究用于重新分布層的 2μm 線和空間機(jī)制，而在先進(jìn)的硅中介層中，則采用 0.65μm 來滿足高帶寬要求。

從 EDA 到封裝的協(xié)同設(shè)計(jì)

先進(jìn)封裝中架構(gòu)的豐富性和失敗的高成本鼓勵(lì)器件設(shè)計(jì)流程和封裝廠之間更密切的合作。EDA 公司和 OSAT 正在開發(fā)協(xié)作設(shè)計(jì)工具集，以提高封裝性能、降低成本并縮短集成封裝的上市時(shí)間。

共同開發(fā)似乎是使封裝中的芯片工作的必要條件，特別是當(dāng)涉及到組合來自不同公司的芯片時(shí)?！肝覀兊囊晃豢蛻粽f得很好：『沒有天生的 3D 工程師。所有 2D 工程師都必須在一夜之間成為 2.5D 和 3D 工程師。』」Synopsys 產(chǎn)品管理高級總監(jiān) Shekhar Kapoor 說道。

「在 SoC 領(lǐng)域，多年來已經(jīng)開發(fā)出一些方法、參考流程和 PDK，我們已經(jīng)習(xí)慣用它們來進(jìn)行設(shè)計(jì)。當(dāng)你把所有這些部分放在一起時(shí)，你不能把它看作是一個(gè)封裝工人的問題或一個(gè)芯片工程師的問題，你得開始一起看了?！?/span>

其他人也同意?！府?dāng)我們設(shè)計(jì)芯片時(shí)，我們會(huì)根據(jù)從代工廠獲得的 PDK 進(jìn)行設(shè)計(jì)。代工廠投資了一個(gè)工藝設(shè)計(jì)套件，它為我們作為 ASIC 設(shè)計(jì)人員提供了了解技術(shù)所需的數(shù)據(jù)，」Cadence 定制 IC 和 PCB 部門產(chǎn)品管理組總監(jiān) John Park 說道。「我們獲得了庫、簽核設(shè)計(jì)規(guī)則和連接驗(yàn)證信息。我們知道，無論我們要?jiǎng)?chuàng)造什么，我們都能夠在提供 PDK 的晶圓廠內(nèi)組裝該產(chǎn)品，因?yàn)樗麄冊谥笇?dǎo)我們?！?/span>

這需要各種設(shè)計(jì)、制造和封裝過程盡可能自動(dòng)化，以便工程師可以專注于新的設(shè)計(jì)和功能，而不是將所有時(shí)間都花在一系列包含大量單獨(dú)組件的一次性封裝上。

「設(shè)計(jì)工具越來越接近將其理解為單一設(shè)計(jì)，」Amkor Technology 的小芯片/FCBGA 集成副總裁 Mike Kelly 說道。「我們曾經(jīng)有一個(gè)單芯片，你可以完成所有的計(jì)時(shí)和簽核，因?yàn)槟阍谝粋€(gè)單芯片內(nèi)部，每個(gè)人都知道發(fā)生了什么。使用先進(jìn)封裝，您仍然需要考慮時(shí)序因素，當(dāng)您擁有多個(gè)芯片時(shí)，您需要能夠簽核。3D 增加了另一個(gè)元素，因?yàn)樵谖锢硎澜缰形覀兒苋菀讓b視為三維的。但是，您如何將其抽象為您知道與 Verilog 或 IC 設(shè)計(jì)工具兼容的東西。我不會(huì)說它已 100% 準(zhǔn)備就緒，但大客戶正在使其發(fā)揮作用?！?/span>

提高自動(dòng)化水平還有助于提高質(zhì)量并縮短共同開發(fā)時(shí)間?！笇τ诨逶O(shè)計(jì)案例，通常您有一個(gè) APD 文件，它會(huì)生成 Gerber 文件，然后您就可以對其進(jìn)行布線，」日月光的曹立宏說。

ASE 的 RDL（重新分布層）設(shè)計(jì)流程使用三個(gè)自動(dòng)布線步驟。「我們利用封裝設(shè)計(jì)工具來優(yōu)化 RDL 設(shè)計(jì)，之后，生成 GDS 文件。然后，從 GDS 文件中進(jìn)行 LVS（布局與原理圖）檢查和 DRC（設(shè)計(jì)規(guī)則檢查），最后使用自動(dòng)掩模設(shè)計(jì)工具生成掩模。我們的方法可以通過使用自動(dòng)布線將布局周期時(shí)間縮短 50%。」

曹立宏指出，僅使用自動(dòng)掩模生成器就可以將處理時(shí)間從三天縮短到大約一個(gè)小時(shí)。

圖 1：使用器件 PDK 的規(guī)范，封裝 PDK 流程包括 RDL 的三個(gè)自動(dòng)布線步驟，可顯著加快開發(fā)時(shí)間。來源：日月光

但先進(jìn)封裝的協(xié)同設(shè)計(jì)最好在使用自己的芯片和封裝的公司（例如臺積電、英特爾和聯(lián)華電子）內(nèi)進(jìn)行優(yōu)化。事實(shí)上，內(nèi)部開發(fā)的小芯片和封裝是大批量生產(chǎn)中主要的先進(jìn)封裝。

互連帶來的問題

封裝中的電氣互連數(shù)量正在飛速增長。隨之而來的是可靠性問題。

Ansys 產(chǎn)品營銷總監(jiān) Marc Swinnen 表示：「現(xiàn)在，手機(jī)上有了更多、更多的連接，即使是在一個(gè)普通的 2.5D 設(shè)計(jì)中，也能輕松地包含 40 萬到 50 萬個(gè)突起。因?yàn)檫@些是微凸塊，它們無法承受很大的剪切應(yīng)力。您通過這些微凸塊將 100 瓦的功率輸入到其中一些芯片中，并不是通過一個(gè)微凸點(diǎn)將所有電能傳輸出去。您可能有一個(gè) 100 x 100 的區(qū)域，它們并行承載所有電力。但是，如果存在一些小問題，如凸塊空隙或連接變窄，一旦這些變熱，焊料就會(huì)軟化，如果沒有足夠的支撐，整個(gè)組件就會(huì)開始翹曲和移動(dòng)。其可靠性是一個(gè)巨大的問題。公司需要對這些 3D 組件在熱應(yīng)力和機(jī)械應(yīng)力下的翹曲和彎曲進(jìn)行機(jī)械模擬，這對現(xiàn)場的可靠性和預(yù)期壽命有直接影響?！?/span>

為了優(yōu)化封裝性能，器件制造商正在專注于優(yōu)化各種架構(gòu)中的芯片到芯片和芯片到封裝互連，無論是使用微凸塊、混合鍵合和橋垂直構(gòu)建，還是使用扇出重新分布層水平構(gòu)建。決定如何以及在何處形成互連已成為封裝集成的重要組成部分。

「在先進(jìn)封裝中，我們需要一種非常高密度的互連結(jié)構(gòu)來將所有這些東西結(jié)合在一起——實(shí)際上是在欺騙系統(tǒng)，讓它認(rèn)為它仍然集成在一個(gè)芯片上，盡管有多個(gè)芯片連接在一起，」imec 高級研究員、研發(fā)副總裁、3D 系統(tǒng)集成項(xiàng)目總監(jiān)埃里克·拜恩（Eric Beyne）說?！溉缃瘢覀兓ㄙM(fèi)了大量精力嘗試使用 HBM、BoW（線束）或 UCIe 來標(biāo)準(zhǔn)化芯片之間的通信。這些標(biāo)準(zhǔn)需要為硅中介層、硅橋和高密度 RDL 等技術(shù)如何結(jié)合在一起提供指導(dǎo)，因?yàn)槟阈枰浅８呙芏鹊幕ミB來使它們以低功耗工作?！?/span>

對于高性能應(yīng)用，芯片之間的高帶寬至關(guān)重要。安靠科技芯片/FCBGA 集成副總裁 Mike Kelly 說：「如果你在兩個(gè)芯片之間進(jìn)行更高帶寬的互連，它往往是一個(gè)寬的、低功耗的接口，因此你需要一個(gè)相當(dāng)高密度的中介層來實(shí)現(xiàn)這一點(diǎn)，這可能是封裝行業(yè)的主要區(qū)別。您現(xiàn)在需要一個(gè)真正高密度的集成方案，允許您連接芯片，這樣就不會(huì)損失功能性能。」

在當(dāng)今的先進(jìn)封裝中，熱建模有助于表征潛在的故障點(diǎn)，但這并不是一個(gè)新問題。「如果你回到 10,000 英尺的高度并觀察一般的電子系統(tǒng)，就會(huì)發(fā)現(xiàn)故障的兩大原因是熱量和互連故障，」Ansys 的 Swinnen 說道。「當(dāng)然，它們是相關(guān)的。熱量常常導(dǎo)致互連故障。因此，互連從一開始就是電子設(shè)計(jì)中的一個(gè)弱點(diǎn)?！?/span>

其他弱點(diǎn)是最近才出現(xiàn)的。「低 k 裂紋越來越多地出現(xiàn)，」Ansys 的 Sherlock 高級首席應(yīng)用工程師 Kelly Morgan 說道?！冈谶@種情況下，焊料在 230°C 左右的溫度下凝固，低 k 電介質(zhì)和焊料之間的 CTE 不匹配會(huì)在互連上產(chǎn)生力矩，從而對超低 k 層施加拉應(yīng)力，從而導(dǎo)致裂縫?！?/span>

化學(xué)和機(jī)械變化的模擬（見圖 1）在設(shè)計(jì)過程的早期階段非常有用，可以防止出現(xiàn)此類問題。

圖 2：結(jié)構(gòu)模擬識別出 z 高度的細(xì)微差異，這在多芯片集成中發(fā)揮著重要作用。來源：Ansys

在初始設(shè)計(jì)階段應(yīng)考慮熱和機(jī)械特征，以最好地了解封裝系統(tǒng)的性能，特別是在溫度、振動(dòng)或惡劣環(huán)境波動(dòng)條件下承受壓力時(shí)。例如，盡管兩個(gè)并排放置的芯片可能會(huì)進(jìn)行不同的熱運(yùn)動(dòng)，但它們彼此靠近會(huì)導(dǎo)致它們表現(xiàn)相似。

「當(dāng)我們考慮封裝領(lǐng)域的可靠性時(shí)，我們總是會(huì)考慮溫度周期，」Amkor 的 Kelly 說?！笩崤蛎浵禂?shù)存在差異，這會(huì)在冷卻和加熱時(shí)產(chǎn)生壓力。通常，芯片盡可能靠近，因?yàn)槟幌胱屩薪閷幼兊帽人仨毜母螅驗(yàn)檫@是一個(gè)成本因素。因此，模具很難看到相同的熱歷史?！?/span>

在半導(dǎo)體領(lǐng)域，當(dāng)涉及到不同的材料堆疊時(shí)，材料之間的相對熱膨脹系數(shù)不匹配總是引起令人頭痛的問題。但對于基板上的多個(gè)封裝，特別是在非對稱布局中，熱膨脹系數(shù)不匹配會(huì)導(dǎo)致更嚴(yán)重的問題。

熱膨脹系數(shù)是應(yīng)力溫度的反函數(shù)。最佳 CTE（熱膨脹系數(shù)）匹配是硅與硅（晶圓混合鍵合）或硅與硅中介層（SiO2 /銅）之間的匹配。硅 (2.5 ppm/K) 和有機(jī)中介層 (BT，CTE = 15-16 ppm/K) 之間的 CTE 不匹配很大。

由于 90% 的熱量來自半導(dǎo)體，因此導(dǎo)熱界面材料 (TIM) 通常夾在封裝和散熱器之間，為系統(tǒng)中的熱傳遞提供良好的熱路徑。TIM 既可以散熱，也可以吸收在裝配加工和現(xiàn)場使用的溫度變化期間因芯片、基板以及集成散熱器和散熱器（蓋）的 CTE 不匹配而產(chǎn)生的一些應(yīng)變。

TIM 有多種材料解決方案，包括粘合劑、凝膠和潤滑脂。大多數(shù) TIM 由聚合物基組成，例如環(huán)氧樹脂或硅樹脂，以及鋁、氧化鋁、氧化鋅或銀等導(dǎo)電填料。這些材料的優(yōu)點(diǎn)是伸長率高、加工性好。遺憾的是，這些 TIM 材料的熱導(dǎo)率僅限于 10 W/m-K 左右。工程師正在評估更具導(dǎo)電性的材料，例如鎵銦和鎵銦錫合金以及石墨烯，以改進(jìn) TIM 技術(shù)。甚至金屬 TIM 也被廣泛考慮，特別是用于高功率應(yīng)用。

焊接在先進(jìn)節(jié)點(diǎn)上既帶來了挑戰(zhàn)，也帶來了解決方案。人們普遍認(rèn)為，在 10μm 節(jié)距以下，業(yè)界必須使用混合鍵合來連接銅-銅焊盤。

行業(yè)路線圖展示了一種混合鍵合方法，例如間距低于 10μm 的銅對銅直接鍵合。熱壓接合 (TCB) 有助于實(shí)現(xiàn)具有一定翹曲的高質(zhì)量焊料接合，盡管壓縮有助于克服固有的翹曲。具有 NCP/NCF（非導(dǎo)電漿料/薄膜）的 TCB 有助于解決大芯片/小間距/毛細(xì)管底部填充或預(yù)點(diǎn)膠底部填充的挑戰(zhàn)。

一個(gè)可能的缺點(diǎn)是，當(dāng)間距變得更細(xì)時(shí)，在銅尖端和芯片焊盤之間強(qiáng)制 TCB 中的焊料的性質(zhì)可能會(huì)導(dǎo)致焊料突出，從而導(dǎo)致短路。

由于互連方法正在發(fā)生變化，就像混合鍵合一樣，在先進(jìn)封裝上線的同時(shí)，各公司正在聯(lián)合起來解決制造問題。例如，聯(lián)電正在與 Cadence、Winbond、Faraday 和日月光合作開發(fā) W2W（晶圓到晶圓）3D-IC 平臺。通過結(jié)合供應(yīng)商之間的設(shè)計(jì)、制造、3D-IC、測試和封裝專業(yè)知識，該集團(tuán)旨在增加 3D 挑戰(zhàn)，包括垂直集成的設(shè)計(jì)流程、晶圓到晶圓混合鍵合的對準(zhǔn)以及經(jīng)過驗(yàn)證的測試和組裝路徑用于 3D 堆疊。該項(xiàng)目的目標(biāo)是包括系統(tǒng)級驗(yàn)證的端到端解決方案。

扇出晶圓級封裝

與現(xiàn)有的倒裝芯片封裝方法相比，扇出封裝在更小更薄的占地面積，更優(yōu)越的電和熱性能。高密度扇出 RDL 有兩種類型：芯片先行和芯片后行。兩者僅略有不同，但各有其優(yōu)點(diǎn)和缺點(diǎn)。

首先在芯片中，將熱釋放膠帶粘貼到載體晶圓上，然后拾取已知良好的芯片 (KGD) 并將其放置在載體上。其次，包覆成型之后是載體釋放、RDL 形成、焊料凸點(diǎn)，然后是分割。在 RDL 中，釋放層首先沉積，然后再沉積 RDL。接下來是已知的良好的模具定位，然后是包覆成型工藝、載體釋放、焊球沉積和切割。

盡管從良率的角度來看，芯片后置方法具有顯著優(yōu)勢，但芯片先行是更成熟的方法。

那么為什么 OSAT 提供這兩種工藝呢？「芯片優(yōu)先方法可以提供稍高的性能，因?yàn)樾酒盘栔苯舆B接到 RDL 層。但良率問題可能會(huì)促使我們做出使用芯片最后 FOWLP 的具體決定，」日月光的曹立宏說道?！改壳白钚〉奈⑼箟K間距為 55 至 40μm，35μm 正在開發(fā)中。但首先采用芯片，就不需要微凸塊，因此芯片間間距可以減小至 25μm。」

與微凸塊縮放相關(guān)的產(chǎn)量限制鼓勵(lì)了直接連接銅焊盤的混合鍵合工藝的開發(fā)。但混合鍵合的高成本和復(fù)雜性正在鼓勵(lì)研發(fā)工程師專注于制造更小的凸塊。Imec 預(yù)計(jì)，使用帶有晶圓級底部填充的半加成銅微凸塊方案，可以從當(dāng)今約 35μm 的節(jié)距限制發(fā)展到 20μm 水平。對于 10μm 以下的尺寸，使用錫凸塊和 Cu/Sn 焊盤制造焊盤到凸塊連接。

圖 3：制造更小微凸塊的途徑。來源：imec

「例如，如果我們采用更小的間距連接，我們可以采用 20μm 間距，而不是采用 60μm 間距的凸塊，」imec 的 Beyne 說道。「這立即將額外布線的長度和芯片面積減少了三倍。」

結(jié)論

小芯片集成封裝更高密度互連的發(fā)展正在催生更多可擴(kuò)展的方法，包括微凸塊縮放和混合鍵合。但每個(gè)封裝本質(zhì)上都是定制的，這大大增加了設(shè)計(jì)方面所需的工程工作量。隨著業(yè)界越來越熟悉硅和有機(jī)中介層、RDL 扇出和嵌入式選項(xiàng)之間的可用選項(xiàng)，可靠性（尤其是與熱和機(jī)械分析相關(guān)的可靠性）成為優(yōu)先考慮的事項(xiàng)。

隨著集成挑戰(zhàn)現(xiàn)在跨越設(shè)計(jì)、制造、測試和組裝，Cadence、聯(lián)電、Winbond 和日月光之間的合作伙伴關(guān)系可能會(huì)變得更加普遍。業(yè)界將使小芯片集成在封裝中成為現(xiàn)實(shí)，即使小芯片來自不同的制造商，但這是時(shí)間問題。