在2nm節點實現背面供電技術的挑戰

三大代工廠計劃盡快在 2 納米節點上實現背面供電，為芯片中更快、更有效的開關、減少布線擁堵和降低多個金屬層的噪聲奠定基礎。

采用這種方法的好處是顯著的。通過在背面使用略粗、電阻較小的線路傳輸電力，而不是采用效率低下的正面方法，由于壓降更小，功率損耗可以減少 30%。在典型的高級節點處理器中，電源線可能穿越 15 層甚至更多層的互連。這種改變還為正面信號釋放了布線資源，尤其是在第一層及最昂貴的金屬層，并減少了各種類型的相互作用，這些相互作用由于有時不可預測的、基于工作負載的物理效應，極大地增加了設計復雜性。

英特爾可能會成為第一個采用背面供電的公司，以恢復其在制程技術領域的領導地位。三星和臺積電也會緊隨其后。

圖 1：背面供電減少了電壓下降和 RC 延遲，但需要更長時間處理。來源:英特爾

這并非一個簡單的改變。背面供電（BPD）帶來了一系列處理挑戰，包括針對極端晶圓變薄和晶圓背面與正面鍵合（后者每個芯片包含數百萬個納米級 TSV 孔）而產生的失真進行光刻校正。

盡管如此，背面供電是值得付出努力的。英特爾技術開發部門副總裁 Ben Sell 表示：「我們從中學到了很多，這些知識幫助我們為這一流程鋪平了道路。例如，如何優化精確打磨晶圓的方法，以免損壞晶體管本身?！?/span>

Sell 的團隊正在使用 FinFET 和 PowerVia 對英特爾 4 代工藝進行優化，首批設備去年在 VLSI 研討會上發布。該公司計劃將 PowerVia 與 20A 節點（2 納米）的 RibbonFET（全方位柵極）晶體管結合使用。通過采用 BPD，設備實現了 6% 的性能提升（Fmax）、90% 的單元利用率以及 30% 以上的降低電壓降。Sell 表示：「在晶體管的兩側布線，有助于我們把標準單元排列得更緊密。我們稱之為利用率，就是實際使用單元占據的面積比例?！?/span>

圖 2：晶圓背面使用了 4 層互連，而正面使用了 14 層互連，將微孔連接到接觸層。來源：英特爾

三星也在開發背面供電技術，早期研究表明，它將實現令人印象深刻的性能指標。三星使用了兩種不同的 Arm 核，報道稱頻率提高了 3.6%，面積減少了 10% 和 19%。標準單元之間的「電源抽頭」單元用于實現電源和地接。該團隊還預計標準單元區域的面積將減少。

更優的布線效率

理想的供電網絡可以在任何活動過程中為集成電路上的有源電路穩定地提供恒定電流。最重要的參數之一是從 IC 電源引腳到電路晶體管的所有互連路徑中 PDN 的 DC 電阻。

圖 3：背面功率傳輸大大縮短了凸塊和晶體管之間的路徑，而正面必須穿過 15 個或更多互連層，這將遭受高電壓損失。來源：Applied Materials

IR 降是大規?；ミB的瓶頸。通過采用背面供電，設計師可以獨立優化布線，在背面使用較粗的銅線來供電和接地，在正面使用更細的銅線來傳輸信號。設備制造商從成本高昂的金屬 0 層消除了電源網格，該層需要使用 EUV 進行雙重圖案化甚至三重圖案化。采用 BPD，該層將金屬 0 級間距從 30nm 放寬至 36nm。Sell 表示，僅這個改變就足以為額外的工藝層支付費用，盡管吞吐量更長。減輕的擁堵情況也降低了 RC 延遲，使晶體管可以在更高的頻率下工作?！复蟛糠殖杀緝瀯輥碜允褂煤喕?EUV 流程，這需要更少的工具。也許你可以通過單次光刻實現，而不是進行兩次或三次光刻操作?！?/span>

imec 研究人員在 2019 年提出的背面供電是實現持續邏輯擴展的關鍵一步。這種方法有三個主要類別（參見下面的圖 4）。

圖 4：BPD 方案提供了與晶片處理復雜度增加相關的不同級別的縮放優勢。來源：Applied Materials

最簡單的方法是將電源導軌上的深通孔連接到 CMOS FET 周圍的第一層金屬，并通過頂部觸點向下穿過。PowerVia 使用納米 TSV 孔將背面電源網絡連接到晶體管的接觸層，實現卓越的可擴展性。最后，「直接連接」方法將背面微孔直接連接到每個晶體管的源極和漏極區域。

直接連接實現了最佳的可擴展性，但它是這三種方法中風險最大的?！冈谥圃煸O備之前，你需要在鰭狀結構之間放置金屬，」imec 的高級研究員、研發副總裁兼三維系統集成項目總監 Eric Beyne 表示，「在前端之前進行金屬處理讓人們感到有些害怕，但這樣可以制作觸點并獲得稍微多一點的空間。問題在于你需要將背面的光刻與正面對準，但這個晶圓已經經過鍵合和變薄，所以會產生變形?！?/span>

遺憾的是，在需要對齊頂部和底部晶圓的特性的同時，還存在頂部晶圓的變形。即使在鍵合過程中對齊晶圓，掃描儀上的自適應光刻方案也需要進行校正，而且校正是復雜的。并非所有校正都朝著相同的方向進行。與此同時，疊加預算在縮小。Beyne 估計，根據方案，可能需要應對 10 至 20 納米的疊加。對于更直接的連接方法，這個數值急劇下降至 3 納米，這可能需要對鍵合引起的變形進行更多控制。

Beyne 表示：「這些源極/漏極特征非常小，因為 CPP（接觸柵極間距）僅為 45 納米。因此，在 S/D 上著陸非常具有挑戰性，還必須非常準確?！?/span>

微孔的高寬比（高度/寬度）通常在 10:1 左右。精確控制的蝕刻過程對新的微孔和其他關鍵特征至關重要。Lam Research 公司的副總裁兼總經理 Kaihan Ashtiani 表示：「所有三種背面供電（BPD）方法都涉及到需要蝕刻并用導體、絕緣體或兩者一起填充的高深寬比特征?！?/span>

晶圓變薄過程本身也并非那么簡單。變薄后，硅層只剩下大約 500 納米。imec 正與 Disco 的工程師合作，以提高研磨過程的均勻性和加工速度。

化學機械研磨（CMP）同樣起著關鍵作用。Lam Research 公司的高級總監 David Kretz 解釋說，粗研磨過程后，進行精細拋光（CMP），以接近最終目標厚度并完全去除研磨損傷。然后，濕法清洗或干法蝕刻去除剩余的硅。硅鍺（SiGe）可以作為蝕刻停止層。

Kretz 表示：「濕法硅蝕刻最早是為 CMOS 成像和功率器件開發的。隨后為晶圓鍵合（尤其是 NAND 器件）開發了額外的應用——將 CMOS 陣列與存儲單元鍵合?！宫F在，這些蝕刻技術正在背面電源軌道應用中得到運用。

濕法面臨的挑戰包括成本效益、均勻性（總厚度變化，TTV）以及修復研磨步驟中的硅損傷。Kretz 表示：「Lam 通過首先使用快速蝕刻速率處理過程來去除大量硅（成本效益），然后切換到較低蝕刻速率處理過程，使我們能夠更好地控制最終膜的粗糙度?！?/span>

計量技術在監測均勻性方面起著至關重要的作用。Kretz 解釋道：「我們的集成厚度測量系統（ITMS）使客戶在濕法蝕刻前測量晶圓，以便我們為研磨過程中產生的入射厚度變化而調整工藝。這導致最終晶圓間厚度變化得到更嚴密的控制?！?/span>

圖 5：首先制造晶體管和電源過孔（a），然后是多層正面金屬化和電介質密封（b），結合到硅載體（c），然后是背面電源處理。來源:英特爾

在英特爾的簡化過程流程中（見圖 5），首先構建 FinFET 或全方位柵極晶體管，然后蝕刻納米孔并用鎢或其他低電阻金屬填充。接下來，使用略大于前端電源分布網絡所需的金屬 0 線路制造信號互連（M0 至 M14）。然后，沉積一個介質（密封）層，接著將前端晶圓翻轉并將其安裝在承載晶圓上。再進行硅的研磨和拋光（CMP）。蝕刻停止層有助于防止去除晶體管本身。

最具挑戰性和復雜性的流程是直接接觸，它將金屬與晶體管的源極和漏極接觸起來。Ashtiani 表示：「在直接源極接觸方法中，在正面和背面連接之間對齊是一個挑戰。此外，從正面進行外延接觸層形成，留下背面懸出部分。由于金屬填充是從背面進行的，對懸出結構的金屬化是一個額外的挑戰?！?/span>

Ashtiani 詳細討論了由于已構建銅堆棧的存在而引起的熱預算限制，這使工程師們積極評估金屬替代品，如釕和鉬?！搞f正作為一種引人注目的替代品，取代鎢用于先進的芯片制造，」他說?！竿庋颖趁娼佑|層是在 BEOL 過程之后制作的，因此受限于 400 至 450°C 的溫度上限。在 BEOL 熱預算內形成歐姆低電阻接觸將是一個巨大的挑戰?！?/span>

在 Lam 的研究中，鉬沉積已經表現出形成歐姆接觸的能力，使用低溫原子層沉積（ALD）鉬在整流和自下而上的接觸填充方案中。鉬的其他優勢包括更短的平均自由程。因此，在更小的特征尺寸下，電阻率仍然較低。此外，它在介質中沒有固有擴散性，因此不需要更高電阻率的障礙。

另一個正在測試的金屬是釕。在多項研究中，釕已被探討作為正面接觸的替代接觸材料，imec 研究發現，與鎢電源導軌相比，釕在背面供電中可降低電阻 40%。兩種金屬之間的關鍵區別在于成本。釕的前驅體比鉬的前驅體貴一個量級。

排除故障

當所有的互連都限制在晶圓正面時，故障隔離和調試傳統上是通過硅背面進行的。但隨著背面金屬化技術的發展，分析方法發生了改變。英特爾的 Sell 表示：「當在兩側都有金屬時，顯然會變得更難，因為突然之間會碰到金屬層的阻礙。我們不得不開發不同的技術，以確保即使通過這些金屬線，我們仍然可以定位缺陷并對其進行表征?！褂⑻貭栒矛F有和新穎的調試技術進行這些分析。

與此同時，使用高速掃描測試模式進行測試，以識別速度路徑問題并修復設計中的性能限制路徑，使設備能夠以更高的時鐘頻率運行。對于每個失敗的掃描單元，根據邏輯模擬值的結構分析識別失敗路徑。

產量和可靠性

為確?？煽啃?，芯片制造商采用與任何復雜邏輯器件相同的可靠性測試方法，包括時間相關的介質擊穿（TDDB）、偏壓溫度不穩定性（BTI）和熱載流子注入（HCI）。

三星分析了與封裝過程相關的熱機械可靠性，以確保不存在不連續性。工程師們分析了由多層金屬堆棧（包括背面供電）引起的應力水平，與傳統互連堆棧引起的應力進行了比較。團隊使用建模方法在其 4 納米節點與翻轉芯片封裝的情況下進行了比較。他們在一篇近期文章中表示：「... 我們選擇單個凸點中受到的最大拉伸應力的位置，即位于芯片邊緣的凸點，并在封裝模型的熱位移邊界條件下檢查 BEOL 子模型?！?/span>

具有背面電源的芯片在 z 方向上產生的拉伸應力增加了 62%，這種應力集中在納米 TSV 正上方的第一金屬層。團隊進行了測量，包括對納米 TSV 尺寸進行調整。通過將 TSV 的寬度（或高度）增加 10%，可以減輕應力并降低電阻，同時通過環形振蕩器模擬實現速度的提升。他們展示了 TSV 的尺寸和屏障金屬厚度對應力和性能的影響。

總的來說，應力積累是行業中越來越關注的問題，尤其是隨著臨時鍵合過程越來越多地被應用，以便將不同的架構或材料結合在一起。Brewer Science 公司首席技術 Rama Puligadda 表示：「客戶期望鍵合材料能夠在整個過程中將器件晶圓固定到載體上，而不發生分層。因此，在一切都完成并真正準備好解鍵之前，釋放層不能解除鍵合。但是接下來它需要非常容易地釋放，無論是通過機械手段還是使用激光。因此，對于應力極大的晶圓，保持這種平衡變得更具挑戰性?！?/span>

結論

背面供電是一種突破性方法，可以更高效地為器件供電，同時改善最小型前端互連的可制造性。工藝改進圍繞光刻校正、CMP、蝕刻、清洗和鍵合過程中的失真進行。避免故障變得更具挑戰性。盡管如此，這種生產速度更快邏輯器件的方法預計最早在明年初出現在器件中。