多芯片設(shè)計(jì)將復(fù)雜性推向極限

多芯片設(shè)計(jì)給管理設(shè)計(jì)復(fù)雜性的能力帶來了挑戰(zhàn)，推高了每個(gè)晶體管的成本，壓縮了市場窗口，并促使整個(gè)芯片行業(yè)爭相尋找新的工具和方法。

數(shù)十年來，整個(gè)半導(dǎo)體設(shè)計(jì)生態(tài)系統(tǒng)（從 EDA 和 IP 提供商到晶圓廠和設(shè)備制造商）都在發(fā)展，基于這樣一個(gè)假設(shè)：可以將更多功能集成到芯片和封裝中，同時(shí)改善功耗、性能和面積/成本方程。但隨著將所有這些功能集成到單個(gè)芯片或封裝中變得更加困難，開發(fā)這些設(shè)備的復(fù)雜性已經(jīng)急劇增加。

據(jù)估計(jì)，未來不久的先進(jìn)封裝技術(shù)將容納 1 萬億個(gè)晶體管，緊密控制功耗、性能和面積/成本（PPA/C）需要在設(shè)計(jì)到制造流程的每個(gè)環(huán)節(jié)都進(jìn)行重大轉(zhuǎn)變。

Synopsys 公司研發(fā)工程高級架構(gòu)師 Sutirtha Kabir 表示：「目前行業(yè)還沒有準(zhǔn)備好，但我們正在朝著那個(gè)方向發(fā)展。」「我們認(rèn)為在今天和那一年之間有哪些步驟，不管是 2030 年還是更早？假設(shè)您拿起一個(gè) SoC 并將其折疊 [一個(gè)簡單的 3D-IC 類比]，假設(shè)您所做的一切都是將它們放入具有相同功能的兩個(gè)芯片中，但沒有其他變化，您的晶體管數(shù)量并沒有改變，但在這個(gè)過程中您所做的是在這兩個(gè)芯片之間添加接口，無論是凸點(diǎn)還是混合鍵合互連（HBI）。

以前在單個(gè)芯片上完成的設(shè)計(jì)，由于功能現(xiàn)在分布在多個(gè)芯片或芯片組上，變得更加復(fù)雜。「基本上，以前完成的任務(wù)變得更加困難了?！刮鏖T子 EDA 的 Tessent 硅生命周期解決方案技術(shù)賦能高級總監(jiān) Ron Press 說道?！高€記得比爾·蓋茨在 1981 年的著名語錄嗎，『640K 內(nèi)存應(yīng)該足夠了，對吧』。那時(shí)候這是適用的。復(fù)雜性是 EDA 產(chǎn)生的動力。一旦使用傳統(tǒng)方法執(zhí)行某項(xiàng)任務(wù)變得太困難，那么某種抽象和自動化就是必要的。從早期的電子學(xué)開始，這推動了編程語言編譯到硅設(shè)計(jì)以及許多 EDA 工具。因此，復(fù)雜性的定義總是相對于當(dāng)前的技術(shù)水平?！?/p>

這又加劇了更高數(shù)據(jù)速率帶來的復(fù)雜性?！溉绻憧纯磾?shù)據(jù)速率與時(shí)間的關(guān)系，對于 2G、2.5G、3G、4G、5G，它們所支持的數(shù)據(jù)速率與摩爾定律的增長大致相同，這也證實(shí)了復(fù)雜性的不斷增長?！箘P捷公司新市場管理總監(jiān) Chris Mueth 指出?！负芫靡郧暗?2G 手機(jī)是由一堆組件組成的——晶體管、小模塊和離散元件。那時(shí)手機(jī)里堆滿了電子組件，幾乎沒有多余的空間用于額外的功能。但現(xiàn)在一切都集成在一起了。模塊的大小幾乎與很久以前的 IC 芯片一樣大，里面包含了所有的東西。而 3D-IC 將把它推向一個(gè)新的水平。」

這同時(shí)也顯著提高了驗(yàn)證挑戰(zhàn)?！冈?2.5G 時(shí)代，手機(jī)可能有 130 個(gè)規(guī)格，而 5G 手機(jī)可能有 1,500 個(gè)規(guī)格需要驗(yàn)證。」Mueth 說道。「現(xiàn)在有很多不同的頻段、不同的操作模式、不同的電壓、數(shù)字控制等等，你必須在發(fā)貨之前驗(yàn)證每一件東西，因?yàn)槟阕畈幌胱龅木褪窃谑謾C(jī)已經(jīng)上市時(shí)發(fā)現(xiàn)問題?！?/p>

所有這些都導(dǎo)致了復(fù)雜性的巨大增加，并且正在嚴(yán)重破壞長期以來的芯片設(shè)計(jì)方法。

「以前單一芯片的設(shè)計(jì)師可能會擔(dān)心這些問題，但那更多是一個(gè)封裝問題。」Synopsys 的 Kabir 說道。「讓封裝人員去擔(dān)心吧。芯片設(shè)計(jì)團(tuán)隊(duì)只需要工作到引腳。RDL 凸點(diǎn)連接總會發(fā)生一些事情。但現(xiàn)在，因?yàn)樾盘柵c信號之間的連接是通過這些芯片之間的凸點(diǎn)完成的，芯片設(shè)計(jì)師必須擔(dān)心這個(gè)問題。今年我們看到的情況是，我們在開始時(shí)有數(shù)百萬個(gè)凸點(diǎn)，而現(xiàn)在凸點(diǎn)的數(shù)量迅速增加到了大約 1 千萬個(gè)，預(yù)計(jì)在兩三年內(nèi)，多芯片設(shè)計(jì)將包含 5 千萬個(gè) HBIs 連接。」

其他人也持同樣觀點(diǎn)?！冈谖以谶@個(gè)行業(yè)工作的多年里，我一直覺得我們在解決當(dāng)時(shí)最復(fù)雜的問題，」Cadence 的設(shè)計(jì) IP 高級產(chǎn)品營銷團(tuán)隊(duì)總監(jiān) Arif Khan 指出?！改柖蛇m用于單片系統(tǒng)，直到遇到掩膜極限和工藝限制。晶體管密度并沒有隨著工藝技術(shù)的進(jìn)步而線性增長，而我們對日益復(fù)雜的設(shè)計(jì)的需求卻持續(xù)不減，將我們推向了光刻圖像領(lǐng)域的物理極限（掩膜極限）。據(jù)估計(jì)，NVIDIA 的 GH100 設(shè)計(jì)擁有超過 1400 億個(gè)晶體管，芯片尺寸為 814 平方毫米，采用 4 納米工藝?！?/p>

圖 1：復(fù)雜的通用設(shè)計(jì)流程。來源：Cadence

在多個(gè)維度上的縮小

隨著先進(jìn)工藝技術(shù)變得更加復(fù)雜，晶圓成本超出了歷史常態(tài)。當(dāng)與每一代新工藝的晶體管縮放逐漸下降相結(jié)合時(shí)，每個(gè)連續(xù)的前沿節(jié)點(diǎn)上的每個(gè)晶體管成本都比上一代更高。

「這對設(shè)計(jì)構(gòu)成了一個(gè)困境，因?yàn)樵诟碌墓に嚬?jié)點(diǎn)中設(shè)計(jì)和制造成本要高得多，」Khan 說道。「較大的設(shè)計(jì)自然會產(chǎn)生更少的晶圓。當(dāng)考慮到隨機(jī)缺陷時(shí)，當(dāng)晶片尺寸較大時(shí)，產(chǎn)量的損失會更大，較小分母的一部分會無法使用，除非這些晶片可以修復(fù)。隨著工藝技術(shù)超越 5 納米，極紫外技術(shù)達(dá)到了單層光刻的極限。高數(shù)值孔徑 EUV 技術(shù)現(xiàn)在開始發(fā)揮作用，它將放大率加倍并允許更小的間距，但會將掩膜尺寸縮小一半。因此，如今越來越復(fù)雜和更大的設(shè)計(jì)別無選擇，只能進(jìn)行分解，而芯片組技術(shù)就是圣杯。」

同時(shí)，人們更加注重向設(shè)計(jì)中添加新功能，而主要限制是掩膜尺寸。這增加了一個(gè)全新層面的復(fù)雜性。

「在 IBM 大型機(jī)和英特爾/AMD x86 服務(wù)器的美好時(shí)代，一切都是時(shí)鐘速度和性能」Axiomise 的 CEO Ashish Darbari 觀察到?！赣捎?Arm 架構(gòu)，從 90 年代末開始，功耗成為了行業(yè)的主導(dǎo)推動因素，隨著芯片被壓縮到諸如移動電話、手表和微型傳感器等較小的形態(tài)因素中，性能與功耗和面積（PPA）決定了設(shè)計(jì)復(fù)雜性的商數(shù)。據(jù) Wilson Research 2022 年的報(bào)告，據(jù)報(bào)道，72% 的 ASIC 功耗管理是主動的，而功耗管理驗(yàn)證是一個(gè)不斷增長的挑戰(zhàn)。然而，隨著硅在汽車和物聯(lián)網(wǎng)中的快速應(yīng)用，功能安全和設(shè)計(jì)復(fù)雜性占據(jù)了主導(dǎo)地位。設(shè)計(jì)芯片時(shí)你不能不考慮功耗、性能和面積（PPA）——以及安全性和/或保密性。

根據(jù)哈里·福斯特（Harry Foster）的威爾遜研究報(bào)告，71% 的 FPGA 項(xiàng)目和 75% 的 ASIC 項(xiàng)目同時(shí)考慮安全性和保密性。隨著「熔斷」和「幽靈」（2018 年）的出現(xiàn)，以及一系列持續(xù)出現(xiàn)的芯片安全漏洞，包括 2024 年的「GoFetch」—安全問題正證明是設(shè)計(jì)復(fù)雜性的直接結(jié)果。更糟糕的是，安全漏洞通常源于性能增強(qiáng)優(yōu)化，如推測性預(yù)取和分支預(yù)測。

「為了實(shí)現(xiàn)低功耗優(yōu)化，設(shè)計(jì)師們已經(jīng)使用了選擇性狀態(tài)保持、時(shí)鐘門控、時(shí)鐘分頻器、熱和冷復(fù)位以及電源島，這些技術(shù)在時(shí)鐘和復(fù)位驗(yàn)證方面帶來了驗(yàn)證挑戰(zhàn)，」Darbari 說?！付嗨贂r(shí)鐘引入了關(guān)于毛刺、時(shí)鐘域交叉和復(fù)位域交叉的挑戰(zhàn)?！?/p>

盡管計(jì)算性能始終在設(shè)計(jì)領(lǐng)域占據(jù)主導(dǎo)地位，但現(xiàn)在它只是眾多因素之一，比如移動和訪問由傳感器和人工智能/機(jī)器學(xué)習(xí)生成的越來越多的數(shù)據(jù)。"HBMs 是人工智能/機(jī)器學(xué)習(xí)芯片的基石之一，這也是我們行業(yè)的發(fā)展方向，" Darbari 說。"如果你看一下設(shè)計(jì)復(fù)雜性的更廣泛范圍，超越了 PPA、安全性和保密性，我們應(yīng)該注意到，在單個(gè)芯片上擁有數(shù)百個(gè)核心和人工智能/機(jī)器學(xué)習(xí)的時(shí)代，我們正在重新審視高性能計(jì)算的設(shè)計(jì)挑戰(zhàn)，同時(shí)最小化功耗足跡，以及優(yōu)化算術(shù)（定點(diǎn)/浮點(diǎn)）數(shù)據(jù)格式和正確性。在低功耗下更快地移動數(shù)據(jù)，使用高性能 NoCs，為設(shè)計(jì)師引入了死鎖和活鎖挑戰(zhàn)。RISC-V 架構(gòu)為任何人設(shè)計(jì)處理器打開了大門，這導(dǎo)致了既可以作為 CPU 也可以作為 GPU 的巧妙設(shè)計(jì)，但是關(guān)于 PPA、安全性、保密性的設(shè)計(jì)復(fù)雜性基礎(chǔ)，以及死鎖、活鎖以及計(jì)算和內(nèi)存密集型優(yōu)化，對于 RISC-V 來說將和 RISC-V 時(shí)代之前一樣相關(guān)。在過去的六年里，大量的工作投入到了建立 RISC-V 微架構(gòu)實(shí)現(xiàn)與 RISC-V 指令集架構(gòu)（ISA）的合規(guī)性，使用模擬進(jìn)行啟動測試和形式化方法來數(shù)學(xué)證明合規(guī)性。RISC-V 驗(yàn)證，尤其是低功耗、多核處理器驗(yàn)證，將開啟一個(gè)充滿驗(yàn)證挑戰(zhàn)的潘多拉盒子，因?yàn)椴]有多少設(shè)計(jì)公司擁有與更成熟公司相同水平的驗(yàn)證能力。Wilson Research 的報(bào)告建議，對于 ASICs，74% 的設(shè)計(jì)調(diào)查有一個(gè)或多個(gè)處理器核心，52% 有兩個(gè)或更多核心，15% 有八個(gè)或更多處理器核心——我們在部署形式化驗(yàn)證的經(jīng)驗(yàn)中看到了更多這樣的情況。"

解決復(fù)雜性挑戰(zhàn)的方法

通過自動化和抽象化的方法不斷建立在先前一代能力的基礎(chǔ)上，來解決復(fù)雜性挑戰(zhàn)。

「隨著時(shí)間的推移，越來越多的權(quán)衡和優(yōu)化被嵌入到 EDA 工具中，因此用戶可以提供更少復(fù)雜的『意圖』命令，讓工具來完成困難和繁瑣的工作，」西門子的 Press 說道?！竸?chuàng)新是必要的，以應(yīng)對一些復(fù)雜性，比如如何在設(shè)備之間進(jìn)行通信和對數(shù)據(jù)進(jìn)行排序。在測試社區(qū)中，掃描是一種將設(shè)計(jì)轉(zhuǎn)換為移位寄存器和組合邏輯的方法。掃描使得自動測試模式生成成為可能，因此 EDA 工具可以生成高質(zhì)量的測試模式，而不需要有人了解功能設(shè)計(jì)。隨著數(shù)據(jù)和測試時(shí)間變得太大，嵌入式壓縮被用來提高效率?！?/p>

Darbari 也表示同意?！笢y試和驗(yàn)證已經(jīng)從 70 年代和 80 年代的體系結(jié)構(gòu)驗(yàn)證套件發(fā)展到了有限隨機(jī)、形式驗(yàn)證和仿真。每一種新的驗(yàn)證技術(shù)都處理不同抽象層次的設(shè)計(jì)，如果使用正確，它們可以是互補(bǔ)的。雖然仿真可以在整個(gè)芯片級別推理功能和性能，有限隨機(jī)和形式在 RTL 級別是很好的技術(shù)，形式驗(yàn)證是構(gòu)建缺陷證明的唯一技術(shù)。我們看到形式驗(yàn)證在架構(gòu)驗(yàn)證方面的應(yīng)用增加了，以及在發(fā)現(xiàn)死鎖、活鎖和邏輯相關(guān)錯(cuò)誤方面也在增加?！?/p>

復(fù)雜性也有其他類型?！改梢愿鶕?jù)應(yīng)用領(lǐng)域和流程中發(fā)生的位置來定義復(fù)雜性，」Arteris 的解決方案與業(yè)務(wù)發(fā)展副總裁 Frank Schirrmeister 說道?！改梢愿鶕?jù)您將要構(gòu)建的系統(tǒng)來定義復(fù)雜性。顯然，當(dāng)您考慮系統(tǒng)時(shí)，您可以回到老式的 V 字形圖，這給您一種復(fù)雜性的感覺。然后，您可以根據(jù)技術(shù)節(jié)點(diǎn)和工藝數(shù)據(jù)來定義復(fù)雜性。此外，還有非常傳統(tǒng)的復(fù)雜性定義，通過提高抽象級別來解決。但接下來會發(fā)生什么？」

圖 2：SoCs（左）和 NoCs（右）中的復(fù)雜性增長。來源：Arteris

Chiplets

答案就是 chiplets，但隨著 chiplets 和其他先進(jìn)封裝方法的逐漸普及，設(shè)計(jì)者們必須應(yīng)對許多問題。

「chiplets 為這種不斷增加的復(fù)雜性問題提供了一種模塊化解決方案，」Cadence 的 Khan 說道。「例如，在『N』工藝節(jié)點(diǎn)設(shè)計(jì)的復(fù)雜 SoC 具有許多子系統(tǒng)——計(jì)算、存儲器、I/O 等。前往下一個(gè)節(jié)點(diǎn)（N+1）以添加其他性能/特性不一定會帶來顯著的好處，考慮到有限的縮放改進(jìn)與其他因素（開發(fā)時(shí)間、成本、良率等）。如果原始設(shè)計(jì)是模塊化的，那么只有那些受益于工藝縮放的子系統(tǒng)需要遷移到先進(jìn)節(jié)點(diǎn)，而其他 chiplets 則保留在較舊的工藝節(jié)點(diǎn)。將設(shè)計(jì)分解以使每個(gè)子系統(tǒng)與其理想的工藝節(jié)點(diǎn)相匹配，解決了開發(fā)復(fù)雜性的一個(gè)關(guān)鍵方面。在第一輪中，為分解架構(gòu)設(shè)計(jì)的開銷是有的，但隨后的幾代在減少開發(fā)成本和增加 SKU 生成選擇方面獲得了顯著的好處。英特爾（Ponte Vecchio）和 AMD（MI300）等領(lǐng)先的處理器公司已經(jīng)采取了這種方法?！?/p>

定制 chiplets 以實(shí)現(xiàn)理想的功耗、性能、面積/成本尤其重要，以管理成本和上市時(shí)間?！缚梢栽诓恢匦略O(shè)計(jì)整個(gè)芯片的情況下添加新功能，使設(shè)計(jì)能夠在保持產(chǎn)品刷新節(jié)奏的同時(shí)命中市場窗口，否則這個(gè)節(jié)奏將會因在先進(jìn)節(jié)點(diǎn)中所需的開發(fā)和產(chǎn)品化時(shí)間而放緩，」Khan 說道?！浮耗鶚劇皇怯?Arm 等公司構(gòu)想的 chiplets 市場，提出了一種 chiplets 系統(tǒng)架構(gòu)，以標(biāo)準(zhǔn)化 chiplets 類型和分區(qū)選擇（在其生態(tài)系統(tǒng)內(nèi)）。SoC 設(shè)計(jì)者仍然需要為其秘密配方定制設(shè)計(jì)，這提供了他們實(shí)施中的差異化。自動化將是降低這里復(fù)雜性的關(guān)鍵驅(qū)動因素。在過去幾年中，通過芯片間標(biāo)準(zhǔn)（例如 UCIe）等標(biāo)準(zhǔn)，芯片間通信的復(fù)雜性已經(jīng)在很大程度上得到緩解。但是，設(shè)計(jì)者們在從 2.5D IC 流向 3D-IC 流時(shí)必須克服的附加實(shí)現(xiàn)復(fù)雜性。如何在各個(gè) chiplets 之間進(jìn)行邏輯分區(qū)，以提供具有堆疊芯片的直接芯片間連接的最佳分區(qū)？下一個(gè)領(lǐng)域是將這個(gè)復(fù)雜的問題從用戶分區(qū)域域轉(zhuǎn)移到自動化、AI 驅(qū)動的設(shè)計(jì)分區(qū)。人們可以設(shè)想，在某一代的 AI 處理器成為下一代基于 chiplets 的處理器的主力軍，用于設(shè)計(jì)?！?/p>

與此同時(shí)，chiplets 引入了一種新的驗(yàn)證維度——基于 UCIe 協(xié)議驗(yàn)證芯片間通信，同時(shí)也要理解延遲和熱問題的復(fù)雜性。

換而言之，chiplets 是設(shè)計(jì)增長和擴(kuò)展的又一次演變，西門子的 Press 說?！概c許多以前的技術(shù)一樣，能夠?qū)崿F(xiàn)更多即插即用方法的標(biāo)準(zhǔn)很重要。設(shè)計(jì)師不應(yīng)該處理日益復(fù)雜的 tradeoffs，而應(yīng)該采用消除困難 tradeoffs 的方法。在掃描測試領(lǐng)域，打包的掃描傳遞可以消除整個(gè)復(fù)雜性的層次，使得 chiplte 設(shè)計(jì)師只需要優(yōu)化 chiplet 的設(shè)計(jì)測試和圖案。有即插即用的接口和自我優(yōu)化的圖案傳遞，因此用戶不需要擔(dān)心核心或 chiplet 嵌入或 I/O 引腳來獲取掃描數(shù)據(jù)到 chiplet。這個(gè)想法是用即插即用的方法和自動優(yōu)化來簡化問題?！?/p>

如何最好地管理復(fù)雜性

鑒于多芯片設(shè)計(jì)所涉及的考慮因素和挑戰(zhàn)之多，復(fù)雜性很難能夠輕松地被管理。然而，有一些方法可以幫助解決這個(gè)問題。

Axiomise 的 Darbari 指出，通過意圖使用更先進(jìn)的技術(shù)，如形式化驗(yàn)證，將驗(yàn)證左移會對結(jié)果產(chǎn)生巨大影響。"在 DV 流程的早期使用形式化驗(yàn)證確保我們更快地捕捉到錯(cuò)誤，找到邊緣情況下的錯(cuò)誤，建立錯(cuò)誤不存在的證明，確立無死鎖和無活鎖的自由，并獲得覆蓋以找到不可達(dá)代碼的覆蓋率。只有在無法使用形式化驗(yàn)證時(shí)，才應(yīng)使用基于約束和隨機(jī)激勵(lì)的模擬。"

但是還有另一方面。在許多情況下，復(fù)雜問題無法為整個(gè) chiplets 解決?！改惚仨毎阉殖善?，」Synopsys 的 Kabir 說?！附鉀Q小的問題，但確保你正在解決更大的問題。在多芯片設(shè)計(jì)中，這是最大的挑戰(zhàn)。我們?nèi)匀辉诳础哼@是一個(gè)熱問題。不，這是一個(gè)功耗問題?！坏亲蛱炷阍O(shè)計(jì)的是同一個(gè)芯片。有時(shí)候芯片在實(shí)驗(yàn)室返回時(shí)，他們發(fā)現(xiàn)時(shí)序不準(zhǔn)確，因?yàn)閷r(shí)序的熱或功耗效應(yīng)沒有正確的考慮到。模型和標(biāo)準(zhǔn)庫沒有預(yù)測到這些，它可能會造成重大影響。因此，設(shè)計(jì)都會留有很大的余地，我們怎么能夠壓縮這個(gè)？這也意味著需要考慮多物理效應(yīng)，以及時(shí)序和構(gòu)造?！?/p>

將復(fù)雜問題分解成可管理的部分是芯片設(shè)計(jì)工程師仍在努力解決的問題。"這是一個(gè)新的難題，我看到了很多人都在與之斗爭，而且這僅僅是復(fù)雜性挑戰(zhàn)之一，甚至沒有涉及到原子級別，"Kabir 說道?！高@是怎樣的設(shè)計(jì)流程？誰先來，誰后來？你先解決哪個(gè)問題？而且不僅如此，你如何確保在整個(gè)過程中問題得到解決，所有不同的芯片都能夠合并在一起？沒有哪家公司知道如何做到這一點(diǎn)，我們必須共同解決。每個(gè)人都會提供不同的解決方案，這就是人工智能/機(jī)器學(xué)習(xí)工具等大有可為的地方。」

Keysight 的 Mueth 表示贊同?！高@絕對是一個(gè)多學(xué)科的挑戰(zhàn)。你的數(shù)字設(shè)計(jì)師必須與你的射頻設(shè)計(jì)師交流，后者必須與你的模擬設(shè)計(jì)師交流；一個(gè)芯片設(shè)計(jì)師要與封裝設(shè)計(jì)師交流；一個(gè)熱分析、振動分析。這是一個(gè)多學(xué)科的世界，因?yàn)楝F(xiàn)在你有你的系統(tǒng)和系統(tǒng)的系統(tǒng)。你有底層組件。這真的很復(fù)雜。有四個(gè)不同的維度，然后你必須在整個(gè)工程生命周期內(nèi)審視它。有時(shí)候人們能夠完成任何事情的能力真是令人驚訝?！?/p>

這可能是一種輕描淡寫。雖然復(fù)雜性呈指數(shù)增長，但工作人員的數(shù)量并沒有相應(yīng)增加?！该绹墓こ處熎骄温殨r(shí)間是 4.5 年。在硅谷，這個(gè)數(shù)字是 2.5 年，」Mueth 補(bǔ)充道?！府?dāng)他們離職時(shí)，他們帶走了所有的設(shè)計(jì)知識、部落知識、公司知識，你會留下空缺。所以，你真的希望有辦法將你的流程數(shù)字化，將它們鎖定，并鎖定你開發(fā)的知識產(chǎn)權(quán)。你必須找到一種方法來擴(kuò)展或彌合工作人員和復(fù)雜性之間的差距，其中包括尋找新的自動化流程。我們已經(jīng)看到很多人在拼命開發(fā)大型平臺。但我們已經(jīng)知道，大型平臺并不能涵蓋一切。它們做不到。變化太多，應(yīng)用也太多。解決方案是一種應(yīng)用特定的工作流程、外圍工程管理和外圍流程的組合，因?yàn)楣こ處煵⒉皇腔ㄙM(fèi) 100% 的時(shí)間在仿真上，甚至不是在設(shè)計(jì)上。他們大部分時(shí)間都在處理外圍流程，而這些流程可悲地沒有被自動化。」