先進(jìn)封裝將推動(dòng)下一代 HPC 性能

設(shè)計(jì)節(jié)能系統(tǒng)以滿足高性能計(jì)算（HPC）的高帶寬需求，這涉及硅技術(shù)的主要趨勢(shì)：提高晶體管密度、增強(qiáng)內(nèi)存容量以及加強(qiáng)邏輯 IC 與內(nèi)存之間的互連。對(duì)更多晶體管的需求促使芯片設(shè)計(jì)突破掩模版限制（已超出先進(jìn)封裝的范圍），不過，其他兩個(gè)趨勢(shì)可通過先進(jìn)的半導(dǎo)體封裝技術(shù)有效應(yīng)對(duì)。

增強(qiáng)內(nèi)存容量可通過集成高帶寬片上內(nèi)存和增加 I/O 數(shù)量來達(dá)成，而這兩者都能借助先進(jìn)的封裝技術(shù)實(shí)現(xiàn)。同樣，改善邏輯 IC 和內(nèi)存 IC 之間的互連對(duì)系統(tǒng)性能至關(guān)重要，先進(jìn)的封裝為此提供了必要的框架。

成本管理依舊是該領(lǐng)域的關(guān)鍵重點(diǎn)。小芯片設(shè)計(jì)的出現(xiàn)為處理器開發(fā)提供了一種模塊化方法，能讓供應(yīng)商優(yōu)化成本和性能。通過對(duì)不同組件采用不同的工藝節(jié)點(diǎn)，小芯片設(shè)計(jì)可最大程度減少對(duì)不太重要部件使用昂貴先進(jìn)節(jié)點(diǎn)的依賴，進(jìn)而降低總體成本。此外，對(duì)更多 I/O 的需求推動(dòng)著將 I/O 芯片與處理單元集成在同一模塊中。利用 2.5D 或 3D 先進(jìn)半導(dǎo)體封裝技術(shù)（這種技術(shù)可實(shí)現(xiàn)亞微米布線），該方法能夠增加 I/O 數(shù)量、增大內(nèi)存容量并提升系統(tǒng)性能。

先進(jìn)半導(dǎo)體封裝趨勢(shì)

半導(dǎo)體封裝技術(shù)已從基本的 1D PCB 級(jí)發(fā)展到晶圓級(jí)的先進(jìn) 3D 混合鍵合，實(shí)現(xiàn)了超細(xì)互連間距和超過 1000 GB/s 的帶寬，同時(shí)還具有很高的能效。這一發(fā)展由四個(gè)關(guān)鍵因素推動(dòng)：通過創(chuàng)新設(shè)計(jì)提高能效、通過增加 I/O 點(diǎn)和減少互連長(zhǎng)度來提高性能、通過平衡用于高性能計(jì)算的更大封裝和緊湊的 3D 集成來優(yōu)化面積、通過不斷尋找更實(shí)惠的材料和提高制造效率來降低成本。

圖 1. 半導(dǎo)體封裝的演進(jìn)路線圖。

圖 2. 先進(jìn)半導(dǎo)體封裝技術(shù)概覽，按不同的互連技術(shù)分類。

2.5D 封裝

2.5D 封裝涉及使用中介層在同一封裝上水平連接不同的芯片（裸片）。中介層主要有三種類型：

硅 (Si) 中介層：這些中介層目前是 HPC 的主流，因?yàn)樗鼈兡軌蛑С肿罹?xì)的布線功能，從而實(shí)現(xiàn)高性能集成。然而，材料成本高、制造標(biāo)準(zhǔn)高以及封裝面積有限帶來了挑戰(zhàn)。為了緩解這些問題，局部 Si 橋（僅在必要時(shí)策略性地使用 Si）正在獲得關(guān)注。這種方法有助于克服面積限制，尤其是超過 4 倍或 5 倍光罩限制時(shí)。

有機(jī)中介層：使用扇出型模塑料的有機(jī)中介層被認(rèn)為是一種經(jīng)濟(jì)高效的硅替代品。不僅材料和制造工藝更便宜，而且擴(kuò)大到面板級(jí)封裝（例如 FOPLP - 扇出型面板級(jí)封裝）可以進(jìn)一步降低成本。傳統(tǒng)硅晶圓的利用率不到 85%，而面板的利用率超過 95%。600×600 毫米面板的有效面積是 300 毫米硅晶圓的 5 倍以上，可將總成本降低 60% 以上。面積利用率的提高可提高生產(chǎn)能力、增強(qiáng) AI 芯片的設(shè)計(jì)靈活性并大幅降低成本。此外，這些材料可以采用更低的介電常數(shù)進(jìn)行設(shè)計(jì)，從而減少電阻電容 (RC) 延遲并提高性能，盡管實(shí)現(xiàn)硅基中介層可能實(shí)現(xiàn)的精細(xì)互連特性仍然具有挑戰(zhàn)性。

玻璃中介層：玻璃因其可調(diào)的熱膨脹系數(shù) (CTE)、高尺寸穩(wěn)定性和光滑的表面而成為一種有吸引力的選擇，非常適合精細(xì)布線。此外，玻璃可以實(shí)現(xiàn)面板級(jí)封裝，從而大大降低成本。盡管有這些優(yōu)勢(shì)，但玻璃中介層的生態(tài)系統(tǒng)仍在成熟，目前大規(guī)模生產(chǎn)能力有限。然而，隨著這些挑戰(zhàn)得到解決，玻璃有望在半導(dǎo)體封裝中發(fā)揮更重要的作用。

3D 封裝

3D 封裝涉及垂直堆疊芯片，從而實(shí)現(xiàn)更緊湊、更高效的設(shè)計(jì)。這里的兩項(xiàng)關(guān)鍵技術(shù)是：

微凸塊技術(shù)：這種歷史悠久的方法使用熱壓鍵合 (TCB) 在堆疊芯片之間創(chuàng)建垂直互連。雖然微凸塊技術(shù)可擴(kuò)展，但將凸塊間距（凸塊之間的距離）減小到個(gè)位數(shù)微米會(huì)帶來諸多挑戰(zhàn)，例如金屬間化合物 (IMC) 的形成增加，這會(huì)降低導(dǎo)電性和機(jī)械性能。焊球橋接的風(fēng)險(xiǎn)也會(huì)增加，可能導(dǎo)致芯片故障。

混合鍵合：這種先進(jìn)技術(shù)通過將介電材料與嵌入式金屬（通常是銅）相結(jié)合來創(chuàng)建永久連接（Cu-Cu 鍵合）。混合鍵合可實(shí)現(xiàn)非常精細(xì)的間距尺寸，通常低于 10 微米，從而帶來顯著的優(yōu)勢(shì)，例如更高的 I/O 數(shù)量、更高的帶寬、更好的功率效率和更低的寄生效應(yīng)。然而，制造的復(fù)雜性和成本仍然是重大挑戰(zhàn)。臺(tái)積電是 3D 混合鍵合技術(shù)的領(lǐng)先供應(yīng)商，該技術(shù)目前已用于多款高端服務(wù)器產(chǎn)品，包括部分 AMD Instinct 和 EPYC 型號(hào)。

用于 2.5D 和 3D 封裝的介電材料

在 2.5D 半導(dǎo)體封裝中，實(shí)現(xiàn)高帶寬取決于再分布層 (RDL)，其中包括線/空間尺寸、通孔尺寸和焊盤布局等關(guān)鍵特性。SiO2 等傳統(tǒng)無機(jī)電介質(zhì)可以實(shí)現(xiàn)精細(xì)的線/空間特性，但受到高介電常數(shù) (Dk=3.9) 的阻礙，并且由于與硅制造技術(shù)相關(guān)而成本高昂。這會(huì)損害高速通信并增加成本。

有機(jī)電介質(zhì)材料因其較低的介電常數(shù)和成本效益而被探索作為可行的替代品。然而，選擇合適的有機(jī)電介質(zhì)需要平衡幾個(gè)因素，正如 IDTechEx 的「先進(jìn)半導(dǎo)體封裝材料和加工 2024-2034」報(bào)告中所強(qiáng)調(diào)的那樣。關(guān)鍵參數(shù)包括介電常數(shù) (Dk)、損耗角正切 (Df)、熱膨脹系數(shù) (CTE)、斷裂伸長(zhǎng)率、楊氏模量和吸濕性。理想情況下，材料應(yīng)具有較低的 Dk 和 Df、與硅和銅兼容的 CTE、較高的伸長(zhǎng)率以實(shí)現(xiàn)柔韌性，以及中等的楊氏模量以實(shí)現(xiàn)穩(wěn)定性。然而，選擇材料通常需要權(quán)衡利弊；例如，具有低 Dk 的聚合物可能具有較高的 CTE，這會(huì)影響器件的可靠性和封裝設(shè)計(jì)。平衡這些參數(shù)對(duì)于優(yōu)化半導(dǎo)體封裝中的材料性能至關(guān)重要。

在 3D 半導(dǎo)體封裝中，混合鍵合現(xiàn)在采用無機(jī)電介質(zhì)，如 SiO2 或 SiCN，它們?cè)诰?xì)圖案化制造方面面臨困難，需要先進(jìn)的前端制造技術(shù)。有機(jī)電介質(zhì)與 2.5D 封裝中使用的類似，具有介電常數(shù)較低、RC 延遲減少和缺陷容忍度提高等優(yōu)點(diǎn)。它們還可能允許后端制造技術(shù)，從而降低生產(chǎn)壁壘，使更多行業(yè)參與者參與其中，增強(qiáng)生態(tài)系統(tǒng)并降低成本。然而，由于高鍵合溫度和與化學(xué)機(jī)械平面化 (CMP) 的兼容性等挑戰(zhàn)，有機(jī)電介質(zhì)在 3D 混合鍵合中的使用仍在開發(fā)中。高溫會(huì)影響敏感材料，銅和聚合物之間的模量差異使鍵合過程復(fù)雜化。盡管存在這些挑戰(zhàn)，但它仍然是增強(qiáng) 3D 封裝技術(shù)的有希望的研究領(lǐng)域。

共封裝光學(xué)元件

光互連對(duì)于下一代高端數(shù)據(jù)中心至關(guān)重要，因?yàn)樗鼈兛梢钥朔拗茢?shù)據(jù)傳輸速度的 I/O 瓶頸。光互連使用光而不是電來利用光子，光子不受阻力并且可以以最小的損耗長(zhǎng)距離傳播。與傳統(tǒng)的電氣方法相比，這可以實(shí)現(xiàn)更高的帶寬和更快的芯片和芯片間數(shù)據(jù)傳輸。隨著數(shù)據(jù)中心對(duì)速度和效率的要求不斷提高，光互連促進(jìn)了快速、高容量通信，解決了關(guān)鍵的性能和可擴(kuò)展性挑戰(zhàn)，并確保硬件能夠有效滿足不斷增長(zhǎng)的數(shù)據(jù)需求。

圖 3. 高端數(shù)據(jù)中心光模塊的關(guān)鍵趨勢(shì)。

從可插拔光收發(fā)器（高端數(shù)據(jù)中心的現(xiàn)有光收發(fā)器技術(shù)）向共封裝光模塊 (CPO) 的過渡，是由解決信號(hào)完整性和集成密度限制的需求所驅(qū)動(dòng)的。由于數(shù)據(jù)速率和連接器密度的增加，可插拔光模塊面臨著高功耗和信號(hào)完整性問題。相比之下，CPO 將光模塊直接集成到交換機(jī) ASIC 上，縮短了電氣距離并提高了信號(hào)完整性。這種方法提高了性能，支持更高速的數(shù)據(jù)傳輸，并克服了傳統(tǒng)可插拔模塊的限制，優(yōu)化了每條通道的通信數(shù)據(jù)速率。

先進(jìn)的半導(dǎo)體封裝是共封裝光學(xué)器件 (CPO) 的關(guān)鍵推動(dòng)因素。例如，集成光子 IC (PIC) 和電子 IC (EIC) 的方式會(huì)影響帶寬密度和封裝寄生效應(yīng)。3D 單片集成提供最小的寄生效應(yīng)，但使用較舊的 CMOS 節(jié)點(diǎn)進(jìn)行 EIC，從而影響性能和能耗。2D 集成提供最低的成本，但存在顯著的寄生效應(yīng)和降低的帶寬，因此不適合 CPO。2.5D 集成在可控的寄生效應(yīng)和成本之間實(shí)現(xiàn)了平衡，但效率低于 3D 混合解決方案。3D 混合集成使用有源中介層中的 TSV、Cu-Cu 鍵合等技術(shù)，最大限度地減少了寄生效應(yīng)并提供最佳性能，盡管它面臨熱管理挑戰(zhàn)。

發(fā)展前景

由于技術(shù)、經(jīng)濟(jì)和市場(chǎng)因素的相互作用，先進(jìn)半導(dǎo)體封裝正在經(jīng)歷顯著增長(zhǎng)。隨著硅片規(guī)模接近極限，先進(jìn)封裝為提高芯片性能提供了一種可行的替代方案，特別是對(duì)于需要更高計(jì)算能力和帶寬的高性能計(jì)算 (HPC) 應(yīng)用（如人工智能和數(shù)據(jù)中心）。該技術(shù)促進(jìn)了不同芯片的異構(gòu)集成，滿足了對(duì)更高帶寬和更高功率效率的需求，同時(shí)還在芯片制造成本不斷上升的情況下提供了經(jīng)濟(jì)高效的解決方案。此外，5G、人工智能、汽車和工業(yè)應(yīng)用的激增，加上全球競(jìng)爭(zhēng)和供應(yīng)鏈動(dòng)態(tài)，正在加速這些封裝技術(shù)的進(jìn)步和采用。