DDR內(nèi)存接口的設(shè)計與實現(xiàn)

摘 要： 針對當(dāng)今電子系統(tǒng)對高速大容量內(nèi)存的需要，本文闡述了使用DDR控制器IP核來設(shè)計實現(xiàn)DDR內(nèi)存接口的方法。該方法能使設(shè)計盡可能簡單，讓設(shè)計者更專注于關(guān)鍵邏輯設(shè)計，以便達到更高的性能。該設(shè)計經(jīng)過仿真顯示，完全符合要求。
關(guān)鍵字：DDR內(nèi)存 IP核 地址產(chǎn)生邏輯 FIFO

1.引言
在當(dāng)今的電子系統(tǒng)設(shè)計中內(nèi)存被使用的越來越多，用來存放數(shù)據(jù)和程序。并且對內(nèi)存的要求越來越高，要求內(nèi)存讀寫速度盡可能的快，容量盡可能的大。面對這種趨勢，設(shè)計實現(xiàn)大容量高速讀寫的內(nèi)存顯得尤為重要。

本文結(jié)合筆者承擔(dān)的T比特路由器項目,對其中的大容量高速DDR內(nèi)存接口的設(shè)計實現(xiàn)進行了詳細闡述。本文第2節(jié)對與DDR內(nèi)存相關(guān)的知識做了簡單的介紹，從總體上對DDR內(nèi)存有個認識；第3節(jié)闡述了DDR內(nèi)存接口模塊的整體設(shè)計；第4節(jié)對整個設(shè)計中的關(guān)鍵設(shè)計地址產(chǎn)生邏輯進行了詳細闡述；最后總結(jié)全文。

2.DDR內(nèi)存相關(guān)知識介紹
DDR SDRAM是雙數(shù)據(jù)率同步動態(tài)隨機存儲器的縮寫。它能夠在一個時鐘周期內(nèi)傳送兩次數(shù)據(jù)，也就是說數(shù)據(jù)速率是時鐘頻率的兩倍，可以達到很高的數(shù)據(jù)讀寫速度。此外它通過對地址線的分時復(fù)用，可以做到很大的容量。比如我們設(shè)計實現(xiàn)的DDR內(nèi)存時鐘頻率可達到150MHz，數(shù)據(jù)速率為300MHz，容量達到1M x 72bit。

DDR內(nèi)存為了更精確的同步使用若干對差分時鐘；它還有一個獨特的數(shù)據(jù)脈沖信號（DQS）。DDR內(nèi)存就是根據(jù)DQS來分割一個時鐘周期內(nèi)的兩次數(shù)據(jù)。更需要注意的是：DDR內(nèi)存沒有一個信號是發(fā)送讀或?qū)懙拿鞔_命令的，而是通過芯片的可寫狀態(tài)來達到讀/寫的目的。具體為：片選信號（CS），行地址有效信號（RAS），列地址有效信號（CAS），寫允許信號（WE）。它們都是低電平有效，它們的不同組合構(gòu)成了對DDR內(nèi)存的不同命令。比如CS，CAS有效，RAS無效，WE無效，表示從現(xiàn)在地址線指示的存儲單元處讀出一個數(shù)據(jù)放到數(shù)據(jù)線上；再如CS，CAS有效，RAS無效，WE有效，表示將數(shù)據(jù)線上的數(shù)據(jù)寫入現(xiàn)在地址線指示的存儲單元處。

DDR內(nèi)存可以支持突發(fā)讀寫，并能根據(jù)不同的需要選擇不同的突發(fā)長度（BL）；位寬也可以選擇，并能利用掩碼技術(shù)靈活的選擇每次讀寫的有效數(shù)據(jù)寬度（以8bit為單位）；此外由于DDR內(nèi)存讀寫時需要先激活（Active）將要讀寫的存儲單元行，然后再讀寫，但DDR內(nèi)存任何時候只能有一存儲行是打開的（處于激活態(tài)），因此在需要讀寫不同存儲行時，要先關(guān)閉前已打開的存儲行，才能打開現(xiàn)在將要讀寫的存儲單元行，這一操作被稱為預(yù)充電（precharge）。另外由于DDR內(nèi)存是動態(tài)存儲器，需要對存儲體進行周期性的刷新（refresh）。

從上面的介紹中可以看出DDR內(nèi)存的性能雖然好，但接口控制很復(fù)雜。為了快速實現(xiàn)DDR內(nèi)存接口，縮短設(shè)計周期，我們使用已經(jīng)成熟的商業(yè)化內(nèi)存控制器 IP 核對DDR內(nèi)存進行控制。我們使用的是Altera公司的DDR Controller IP核，版本為2.2.0，使用的開發(fā)工具為Quartus II 4.1，使用VHDL語言進行描述。

3.獨立內(nèi)存接口模塊整體設(shè)計
為了將內(nèi)存接口模塊設(shè)計成相對獨立的模塊，也為了調(diào)整不同模塊之間的時鐘相位差，使數(shù)據(jù)穩(wěn)定輸入輸出，我們給DDR內(nèi)存接口模塊前端增加了一個入口FIFO，出口增加了一個出口FIFO。我們的功能需求是根據(jù)出口FIFO的狀態(tài)確定是否將數(shù)據(jù)送往DDR內(nèi)存條中進行緩存，并且設(shè)計中必須充分考慮DDR內(nèi)存條存儲器帶寬的利用效率，設(shè)計成批量讀寫的模式，減少讀寫切換工作的開銷。該內(nèi)存模塊具體完成以下功能：
1)使用DDR控制器IP核完成對DDR內(nèi)存的初始化配置，產(chǎn)生讀寫命令和其他各種控制信號；
2)根據(jù)出口FIFO狀態(tài)產(chǎn)生對DDR內(nèi)存接口的讀寫請求；
3)并且整個系統(tǒng)對數(shù)據(jù)的緩存處理應(yīng)該公平，不能有系統(tǒng)差別，也就是說要保證在任何情況下讀出的數(shù)據(jù)都是有效的數(shù)據(jù)，寫入的數(shù)據(jù)不覆蓋DDR中的原有效數(shù)據(jù)；DDR內(nèi)存接口模塊主要功能由DDR控制器IP核完成，對DDR內(nèi)存進行初始化配置，產(chǎn)生讀寫命令和其他各種控制信號。DDR控制器有兩個接口：DDR－interface和local－interface。DDR－interface直接與DDR內(nèi)存條相連，不需要干預(yù)。local－interface就是根據(jù)不同需要輸入不同信號，可以增加自己的邏輯。我們需要設(shè)計的邏輯就是產(chǎn)生讀寫請求信號和對應(yīng)的地址信息送給DDR控制器，DDR控制器把這些請求轉(zhuǎn)換為對DDR內(nèi)存的數(shù)據(jù)讀寫。因此DDR內(nèi)存接口模塊的重點是對地址產(chǎn)生邏輯的設(shè)計。我們的內(nèi)存模塊設(shè)計框圖詳見圖1。

圖1 DDR內(nèi)存接口模塊設(shè)計框圖

4.內(nèi)存讀寫地址產(chǎn)生邏輯的FPGA設(shè)計實現(xiàn)
根據(jù)本模塊的功能需求，在出口FIFO的狀態(tài)為忙時，要將數(shù)據(jù)送往DDR內(nèi)存條緩存，當(dāng)出口FIFO的狀態(tài)為非忙時，要將數(shù)據(jù)從DDR內(nèi)存條讀出送到出口FIFO。并且設(shè)計必須充分考慮DDR內(nèi)存條存儲器帶寬的利用效率，設(shè)計成批量讀寫的模式，減少讀寫切換工作的開銷。出口FIFO的狀態(tài)能由門限信號th1和th2反映出來，從而根據(jù)th1和th2反饋控制地址產(chǎn)生邏輯。

此外還要注意數(shù)據(jù)的次序，要保證對數(shù)據(jù)的公平處理，不能對數(shù)據(jù)造成系統(tǒng)差別，因此整個DDR內(nèi)存邏輯上是一個循環(huán)隊列。還要保證：DDR內(nèi)存滿時，不應(yīng)再寫DDR內(nèi)存；DDR內(nèi)存空時，不應(yīng)再讀DDR內(nèi)存。DDR內(nèi)存的空滿對地址產(chǎn)生邏輯也有重要影響。

從上面分析中看出：對地址產(chǎn)生邏輯有影響的信號是出口FIFO的狀態(tài)指示信號th1和th2，DDR內(nèi)存的空滿信號；輸出信號為對DDR內(nèi)存的讀請求rd_req和寫請求wr_req，地址addr。規(guī)定：th1＝1表示出口FIFO幾乎空，出口FIFO狀態(tài)為非忙，可以對DDR內(nèi)存發(fā)出讀請求，直到th2＝1為止；th2＝1表示出口FIFO幾乎滿，出口FIFO狀態(tài)為忙，可以對DDR內(nèi)存發(fā)出寫請求，直到th1＝1為止。

DDR內(nèi)存的空滿由讀寫地址的比較得出，并且要提前幾個時鐘周期置出。非空標(biāo)志由這樣的地址比較得出：rdaddr/= wraddr-2 and rdaddr/= wraddr-1 and rdaddr/=wraddra；非滿標(biāo)志由這樣的地址比較得出：wraddr+2/=rdaddr and wraddr+3/=rdaddr and rdaddr/= wraddr+1。
讀請求rd_req產(chǎn)生條件是： ①DDR內(nèi)存非空，DDR內(nèi)存滿且th2＝0；
②DDR內(nèi)存非空，DDR內(nèi)存非滿且th1＝1至th2＝1。
寫請求wr_req產(chǎn)生條件是：①DDR內(nèi)存非滿，DDR內(nèi)存空；
②DDR內(nèi)存非滿，DDR內(nèi)存非空且th2＝1至th1＝1。
DDR內(nèi)存模塊的地址產(chǎn)生邏輯使用VHDL語言在Quartus II 4.1上實現(xiàn)，最后編程例化到Altera公司的Stratix GX系列FPGA中物理實現(xiàn)。具體仿真波形詳見圖2。

圖 2 ＤＤＲ內(nèi)存模塊地址產(chǎn)生程序的信號仿真波形
仿真說明：輸入時鐘為150M，復(fù)位信號高有效，ready為DDR控制器準(zhǔn)備好信號，th1＝1表示出口FIFO幾乎空，在DDR內(nèi)存非空時，應(yīng)該讀DDR內(nèi)存；th2＝1表示出口FIFO幾乎滿，在DDR內(nèi)存非滿時，應(yīng)該寫DDR內(nèi)存；輸出數(shù)據(jù)為讀請求信號rdreq，寫請求信號wrreq，輸出地址信號ddraddr（為仿真方便，仿真時的地址位寬設(shè)定為5bit）。

通過仿真從Quartus II 4.1的報告中可以看到如此設(shè)計的時鐘可以最高達到162.92MHz，符合設(shè)計要求的150MHz。其它功能要求也能滿足。

5.結(jié)束語
本文根據(jù)電子系統(tǒng)對高速大容量內(nèi)存的需要，使用成熟商業(yè)化DDR控制器IP核來設(shè)計獨立的DDR內(nèi)存接口模塊，不僅能從控制的細節(jié)中解脫出來，專注于系統(tǒng)的關(guān)鍵功能設(shè)計，并且能夠獲得更高的性能，完全滿足我們的功能性能需要。經(jīng)測試該設(shè)計性能穩(wěn)定，整個工作流程簡單實用，符合設(shè)計要求。

參考文獻
1 stratix_GX_datasheet. Altera公司，2003
2 Double Data Rate（DDR）SDRAM Handbook.Micron公司，2004
3邊計年,薛宏熙.用VHDL設(shè)計電子線路[M].北京：清華大學(xué)出版社，2000