同步異步復位與亞穩(wěn)態(tài)可靠性設計

　　1. 亞穩(wěn)態(tài)與設計可靠性

　　設計數(shù)字電路時大家都知道同步是非常重要的，特別當要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅(qū)動時，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因為輸入端很可能出現(xiàn)亞穩(wěn)態(tài)(Metastability)，導致采樣錯誤。這里我們對亞穩(wěn)態(tài)的起因、危害、對可靠性的影響和消除仿真做一些介紹。

　　2. 亞穩(wěn)態(tài)發(fā)生的原因

　　在同步系統(tǒng)中，如果觸發(fā)器的 setup time / hold time 不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端 Q 在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里 Q 端會出現(xiàn)毛刺、振蕩、或固定在某一電壓值，而不一定等于數(shù)據(jù)輸入端 D 的值。這段之間稱為決斷時間(resolution time)。經(jīng)過 resolution time 之后 Q端將穩(wěn)定到 0 或1上，但是究竟是0 還是 1，這是隨機的，與輸入沒有必然的關系。亞穩(wěn)態(tài)實質(zhì)是介于”0””1”電平之間的一個狀態(tài)。亞穩(wěn)態(tài)是 FF的一個固有特性。正常采樣也會有一個亞穩(wěn)態(tài)時間。當建立保持時間滿足時，F(xiàn)F 在經(jīng)歷采樣、亞穩(wěn)態(tài)后，進入一個正確的狀態(tài)。如果建立保持時間不滿足，那么FF會有一個相當長的亞穩(wěn)態(tài)時間，最后隨機進入一個固定態(tài)。

　　3. 亞穩(wěn)態(tài)的危害

　　由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導致邏輯誤判之外，輸出 0～1 之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)，即導致 meta. stability的傳播。邏輯誤判(由于組合邏輯的 race，導致總線狀態(tài)的不穩(wěn)定)有可能通過電路的特殊設計減輕危害(如異步 FIFO中 Gray碼計數(shù)器的作用，一次只變化一位)，而亞穩(wěn)態(tài)的傳播則擴大了故障面，難以處理。

4. 亞穩(wěn)態(tài)的簡單解決辦法

　　只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設計的電路首先要減少亞穩(wěn)態(tài)導致錯誤的發(fā)生，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。前者要靠同步來實現(xiàn)，而后者根據(jù)不同的設計應用有不同的處理辦法。用同步來減少亞穩(wěn)態(tài)發(fā)生機會的典型電路如圖 1 所示。

　　圖 1 兩級同步化電路

　　在圖 1 中，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是即使第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過一個 CLK 周期后，第二個觸發(fā)器 D 端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器 Q 端基本不會產(chǎn)生亞穩(wěn)態(tài)。

　　注意，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發(fā)器 Q出現(xiàn)了亞穩(wěn)態(tài)會有什么后果呢?后果的嚴重程度是由你的設計決定的，如果系統(tǒng)對產(chǎn)生的錯誤不敏感，那么系統(tǒng)可能正常工作，或者經(jīng)過短暫的異常之后可以恢復正常工作，例如設計異步 FIFO時使用格雷碼計數(shù)器當讀寫地址的指針就是處于這方面的考慮。如果設計上沒有考慮如何降低系統(tǒng)對亞穩(wěn)態(tài)的敏感程度，那么一旦出現(xiàn)亞穩(wěn)態(tài)，系統(tǒng)可能就崩潰了。

　　5. 亞穩(wěn)態(tài)與系統(tǒng)可靠性