基于FPGA的通用位同步器設計方案（二）

　　式中：Fw 為頻率控制字；W （mk ） 為環(huán)路濾波器輸出的誤差信號，二者由環(huán)路濾波器提供，決定了NCO的溢出周期。其中，當：

　　NCO 溢出信號即為提取出的位同步信號的2 倍頻（2BS），經(jīng)2分頻后可以得到位同步脈沖（BS）輸出，2BS同時作為內(nèi)插濾波器和誤差間隔計算的使能信號。

　　誤差間隔μk 在NCO 溢出后的下一個Ts 時刻進行計算，環(huán)路鎖定時：

　　將其截斷為8位數(shù)據(jù)送給內(nèi)插濾波器。

　　本設計同時對代碼進行了優(yōu)化，數(shù)據(jù)有效位的截取、內(nèi)插濾波器的結構優(yōu)化、乘法采用移位計算代替等措施，有效地節(jié)省了硬件資源，優(yōu)化前和優(yōu)化后的資源占用情況對比見表1.

3 仿真和分析

　　3.1 Matlab仿真

　　本文采用Matlab對算法進行理論仿真，輸入采樣值x（m） 為［-1，1］之間的隨機碼，采樣頻率上限為20 MHz，令碼元速率分別為2 Kb/s，600 Kb/s，10 Mb/s，環(huán)路濾波器、內(nèi)部控制器參數(shù)隨碼元速率變化。取內(nèi)插濾波器的插值輸出y（kTi） 做散射圖分析，驗證對不同速率的基帶信號，內(nèi)插值是否接近最佳判決值，如圖7所示。

　　從圖7可以看出，在基帶速率和采樣率滿足奈奎斯特定理的條件下，該仿真輸出的內(nèi)插值均集中在理想值 -1和1周圍，雖然有一定的模糊，且頻率越高，模糊程度越大，但碼元判決閾值在0值點，所以判決值無需嚴格為±1，該圖表明對于較寬速率范圍內(nèi)的基帶信號，輸出的插值均能夠較好地用于碼元判決，即算法正確。

　　3.2 FPGA仿真

　　在Quartus下對本設計進行仿真?；鶐盘柌捎肕 序列，由FPGA生成，令基帶碼速率分別為2 Kb/s，600 Kb/s，1 Mb/s，同時分頻器、NCO 及環(huán)路濾波器參數(shù)也做相應設置，仿真結果如圖8所示。