基于FPGA的通用位同步器設(shè)計方案（二）

　　在圖8中，x為基帶碼元序列，y為內(nèi)插值輸出，clk_t為基帶碼元時鐘，clk_bs為提取出的位同步信號。從圖中可以看到，clk_bs經(jīng)過定時環(huán)路調(diào)整，其上升沿逐漸向clk_t的下降沿（即最佳判決點）靠近，且隨著基帶碼元速率的變化，clk_bs也會隨之變化，但其中心頻率與clk_t相同，相位與最佳判決點相差不超過半個碼元周期，可以進行碼元判決，這表明本設(shè)計對2 Kb/s~1 Mb/s內(nèi)的基帶信號，均可實現(xiàn)位同步。

　　4 結(jié)語

　　本文提出了一種基于FPGA的通用位同步器的設(shè)計方案。該設(shè)計方案中的同步器在傳統(tǒng)Gardner 算法的基礎(chǔ)上進行了改進，其中，內(nèi)插濾波器采用Farrow結(jié)構(gòu)，定時誤差檢測采用GA-TED算法，環(huán)路濾波器和內(nèi)部控制器參數(shù)可由外部控制器設(shè)置，因而實現(xiàn)了較寬速率范圍內(nèi)基帶碼元的位同步。仿真結(jié)果表明，該方案占用FPGA資源較少，并且在實際應(yīng)用中具有可靠有效性。