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          基于FPGA的基帶64×64數(shù)據(jù)分配矩陣設(shè)計(jì)方案
          
						
          
				作者：
				時(shí)間：2013-11-05
				來(lái)源：網(wǎng)絡(luò)
				
				
				
				
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			EXT-INDENT: 0px; MARGIN: 0px 0px 20px; PADDING-LEFT: 0px; PADDING-RIGHT: 0px; FONT: 14px/25px 宋體, arial; WHITE-SPACE: normal; ORPHANS: 2; LETTER-SPACING: normal; COLOR: rgb(0,0,0); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">　　由于64×64的仿真很繁瑣且不易操作，所以對(duì)4×4的譯碼模塊進(jìn)行仿真，仿真結(jié)果如圖8所示，輸出1與輸入3相連，輸出2與輸入4相連，輸出3懸空，輸出4與輸入2相連。
          　　譯碼模塊仿真波形
          　　4 結(jié)語(yǔ)
          　　本文采用FPGA作為實(shí)現(xiàn)控制邏輯的核心部件，提出了基于FPGA的基帶64×64 數(shù)據(jù)分配矩陣設(shè)計(jì)方案，并介紹了上位機(jī)的軟件設(shè)計(jì)思路和FPGA的內(nèi)部編程實(shí)現(xiàn)及仿真。經(jīng)驗(yàn)證本系統(tǒng)基本能實(shí)現(xiàn)基帶數(shù)字信號(hào)的分配路由，從而證實(shí)了該方案具有規(guī)模大、成本低、高速等特點(diǎn)，可廣泛應(yīng)用于大規(guī)?；鶐?shù)字系統(tǒng)測(cè)試及信號(hào)程控分配調(diào)度中。
                     
				
            
                
			
							
          
                
			            
          
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