低功耗6管SRAM單元設(shè)計(jì)方案

引言

　　在傳統(tǒng)6T-SRAM結(jié)構(gòu)里，數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)通過(guò)存取管直接連接到位線(xiàn)上。這樣在讀過(guò)程中，由于存取管和下拉管之間的分壓作用會(huì)使存儲(chǔ)節(jié)點(diǎn)數(shù)據(jù)受到干擾，另外由于這種直接讀/寫(xiě)機(jī)制會(huì)使存儲(chǔ)節(jié)點(diǎn)很容易受到外部噪聲的影響從而可能導(dǎo)致邏輯錯(cuò)誤。

　　除了數(shù)據(jù)的穩(wěn)定性問(wèn)題之外，不斷增大的芯片漏電流也是另一個(gè)需要考慮的問(wèn)題。在現(xiàn)代高性能微處理器，超過(guò)40%的功耗是由于泄漏電流引起的。隨著越來(lái)越多的晶體管集成到微處理器上，漏電功耗的問(wèn)題將會(huì)更加突出。此外，漏電是待機(jī)模式下惟一的能耗來(lái)源，SRAM單元是漏電流的一個(gè)重要來(lái)源。

　　本文在分析傳統(tǒng)6T-SRAM基礎(chǔ)上，并基于以上考慮，提出了一種高可靠性低功耗的新6管SRAM單元。由于讀電流與噪聲容限的沖突，這個(gè)結(jié)構(gòu)采用讀/寫(xiě)分開(kāi)機(jī)制，將存儲(chǔ)節(jié)點(diǎn)和讀輸出分開(kāi)，從而不會(huì)使位線(xiàn)的波動(dòng)干擾到存儲(chǔ)節(jié)點(diǎn)的值;另外，每次讀或?qū)戇^(guò)程中，只需要一個(gè)位線(xiàn)參與工作，因此相比較而言，降低了功耗，仿真結(jié)果顯示這種結(jié)構(gòu)讀/寫(xiě)速度也和普通6管SRAM相差無(wú)幾。

　　1 6T-SRAM存儲(chǔ)單元簡(jiǎn)介

　　6管存儲(chǔ)單元結(jié)構(gòu)如圖1所示。

　　1.1 6管單元結(jié)構(gòu)及工作原理

　　6T-SRAM單元結(jié)構(gòu)晶體管級(jí)電路如圖1所示，它由6個(gè)管子組成，整個(gè)單元具有對(duì)稱(chēng)性。其中M1～M4構(gòu)成雙穩(wěn)態(tài)電路，用來(lái)鎖存1位數(shù)字信號(hào)。M5，M6是傳輸管，它們?cè)趯?duì)存儲(chǔ)器進(jìn)行讀/寫(xiě)操作時(shí)完成將存儲(chǔ)單元與外圍電路進(jìn)行連接或斷開(kāi)的作用。對(duì)單元的存取通過(guò)字線(xiàn)WL(Word Line)使能，字線(xiàn)WL為高電平時(shí)傳輸管導(dǎo)通，使存儲(chǔ)單元的內(nèi)容傳遞到位線(xiàn)BL(Bit Line)，單元信息的反信號(hào)傳遞到位線(xiàn)

，外圍電路通過(guò)BL和

讀取信息。寫(xiě)操作時(shí)，SRAM單元陣列的外圍電路將電壓傳遞到BL和

上作為輸入，字線(xiàn)WL使能后，信息寫(xiě)入存儲(chǔ)單元。