芯片設(shè)計問題須知及設(shè)計策略

長期可靠性的問題，比如電子遷移（EM）失效機制，歷來屬于晶圓廠的處理范疇。但隨著納米設(shè)計中可靠性實現(xiàn)的愈加困難，對設(shè)計人員而言，不能再把問題扔給制造甩手不管了。設(shè)計領(lǐng)域也必須做出努力以獲得更具有魯棒性的版圖。

　　電流密度過高導(dǎo)致金屬原子逐漸置換，這時就會產(chǎn)生電子遷移問題。當(dāng)很長時間內(nèi)在同一個方向有過多電流流過時，在互連線上會開始形成空洞（Void，原子耗盡時出現(xiàn)）和小丘（hillock，原子積聚時產(chǎn)生）。足夠多的原子被置換后，會產(chǎn)生斷路或短路。當(dāng)小丘觸及鄰近的互連線時，短路出現(xiàn)，從而引起芯片失效。

　　減少電子遷移的方法之一是提取互連的寄生阻抗，并把它輸入到一個仿真工具中，計算流經(jīng)每根金屬線的電流。利用互連每一部分的寬度信息，就有可能計算電流密度并由低到高進行分類。然后生成一個彩色圖覆蓋在版圖上，由此標(biāo)注出電流密度最高的各個區(qū)域。

　　首先處理電流密度最高的區(qū)域，可以加寬互連金屬線，增加通孔，降低電流密度。

　　一旦對版圖做了修改，設(shè)計人員可以再進行一次寄生阻抗提取，重新仿真結(jié)果。通過這種方法，應(yīng)該可以看到造成電子遷移的電流密度有所下降。

　　應(yīng)該：

　　1．執(zhí)行EM分析，確認存在EM問題的金屬線。在最終版圖上執(zhí)行寄生阻抗提取，再把寄生阻抗值，以及該部分的寬度和位置等信息輸入到一個仿真工具中。仿真生成一個電流密度圖，覆蓋在最初的版圖上。

　　2．執(zhí)行寄生阻抗提取時，考慮到金屬寬度的變化。許多晶圓廠都提供寄生阻抗提取時的這種變化的建模機制。

　　3．考慮到提取時的厚度變化。金屬厚度的變化會引起寄生阻抗值的變化，故必須考慮在內(nèi)。

　　4．執(zhí)行仿真，計算整個芯片版圖的電流密度。對每一層，確定電流密度閾值，以便獲得對應(yīng)用產(chǎn)品來說可接受的平均失效時間。

　　5．加寬電流密度過高的金屬線。

　　6．在版圖上進行通孔雙置（VIA doubling）以減少寄生阻抗，從而減小電流密度。

　　7．重新執(zhí)行寄生阻抗提取、仿真和可視化，以觀察版圖修正是否已降低了最嚴重區(qū)域的電流密度。如果版圖修正已把電流密度降至一個可接受的程度，設(shè)計就算完成了。

　　圖1：加寬金屬線和增加過孔以降低電流密度。

　　不應(yīng)該：

　　1．遺漏EM分析的執(zhí)行。若未經(jīng)檢測，會引起性能下降，以后可能導(dǎo)致芯片失效。