特色C語(yǔ)言平臺(tái)　SoC設(shè)計(jì)最佳化(一)

在設(shè)計(jì)上能減少結(jié)構(gòu)探索時(shí)間的C語(yǔ)言平臺(tái)，在結(jié)構(gòu)上如何以新思考突破？如何形成一個(gè)具有特色的C語(yǔ)言平臺(tái)，是的SoC設(shè)計(jì)達(dá)到最佳化呢？

　　以往半導(dǎo)體業(yè)者大多使用FPGA（Field Programmable Gate Array）製作樣品（Prototype），接著鎖定幾項(xiàng)晶片重要規(guī)格，依此找出最適合該晶片的結(jié)構(gòu)，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(zhǎng)。然而，C語(yǔ)言平臺(tái)的設(shè)計(jì)方式則是，利用軟體模擬分析檢討晶片結(jié)構(gòu)，以往FPGA平臺(tái)的樣品，大約需要半年左右的結(jié)構(gòu)探索時(shí)間，如果採(cǎi)用C語(yǔ)言平臺(tái)的設(shè)計(jì)方式，只需要花費(fèi)約2周~1個(gè)月的時(shí)間。

　　目前開(kāi)發(fā)最快的是日本沖電氣，以ARM為基礎(chǔ)的整合平臺(tái)及設(shè)計(jì)環(huán)境可應(yīng)用在晶圓專工的先進(jìn)技術(shù)，根據(jù)沖電氣的規(guī)劃，在內(nèi)部適用C語(yǔ)言平臺(tái)設(shè)計(jì)技術(shù)的SoC，是使用了三種架構(gòu)，分別是：「μPLAT」+軟體、「μPLAT」+專用加速器度（accelerator）+軟體、硬體連線（hard wired）電路。

　　在「μPLAT」+軟體的部份，傳統(tǒng)FPGA也有支援此功能，因此IC設(shè)計(jì)公司可以利用IP來(lái)源業(yè)者的Process Core，再以μPLAT為基礎(chǔ)開(kāi)發(fā)SoC，例如目前ARM已經(jīng)將ProcESS Core，封裝成軟體提供客戶使用。而關(guān)于「μPLAT」+專用加速器度（accelerator）+軟體、硬體連線（hard wired）電路結(jié)構(gòu)開(kāi)發(fā)的晶片的部份，就是利用C語(yǔ)言平臺(tái)設(shè)計(jì)方式使開(kāi)發(fā)更效率化。此外，「μPLAT」+專用加速器度（accelerator）+軟體中，專用加速器度還分成兩種執(zhí)行方式，分別是：將C語(yǔ)言資料轉(zhuǎn)換成System C，再將SySTem C輸入至動(dòng)作合成工具內(nèi)，最后嵌入硬體連線（hard wired）電路，以及利用合成使Process Core特定化，接著在該P(yáng)rocess Core進(jìn)行C語(yǔ)言演算作業(yè)。采用第一種方式的合成動(dòng)作方式，可以使晶片發(fā)揮低耗功化效果，第二種的特定化Process Core合成方式，以資源共用的觀點(diǎn)而言確實(shí)相當(dāng)有效，不過(guò)耗功上經(jīng)常不如第一種的合成動(dòng)作方式。

　　圖說(shuō)：半導(dǎo)體業(yè)者大多使用FPGA制作樣品，依此找出最適合該晶片的結(jié)構(gòu)，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(zhǎng)。（School of Computer Science）

　　C語(yǔ)言平臺(tái)擺脫傳統(tǒng)刻板觀念

　　關(guān)于C語(yǔ)言平臺(tái)的SoC設(shè)計(jì)方式的流程是，首先需要從客戶端接收要求，以SoC處理的「C語(yǔ)言/C++描述的演算」與該SoC使用方法的「use case」，并收取「演算（Algorithm）測(cè)試環(huán)境」然后再開(kāi)始進(jìn)行SoC開(kāi)發(fā)作業(yè)。此時(shí)必需先檢查收取的原始碼（Source Code），確認(rèn)是否適合動(dòng)作合成或是組合軟體，不適合的場(chǎng)合，則檢討原始碼的修正進(jìn)行架構(gòu)探討。由于該工程被賦予「高精度評(píng)估」的角色，因此已經(jīng)擺脫傳統(tǒng)「設(shè)計(jì)」的刻板印象，此時(shí)短期可量產(chǎn)的優(yōu)先度比品質(zhì)更高，例如1個(gè)月內(nèi)完成探索的設(shè)計(jì)，只進(jìn)行代表性項(xiàng)目的驗(yàn)證，如此就能夠縮短探索工程的驗(yàn)證時(shí)間，至于驗(yàn)證品質(zhì)則在探索之后的后段工程透過(guò)設(shè)計(jì)方式維持。

　　結(jié)構(gòu)探索工程又分成：結(jié)構(gòu)草案的檢討，以及結(jié)構(gòu)初期模型的制作與檢驗(yàn)。結(jié)構(gòu)草案的檢討是根據(jù)原始碼的分析結(jié)果，決定使用「動(dòng)作合成的硬體連接」，或是專用處理器。功能不太複雜的晶片，要求低制作成本與低耗功時(shí)，大多選擇動(dòng)作合成方式；要求相似功能進(jìn)行復(fù)合性處理時(shí)，通常會(huì)選擇專用處理器方式。決定基本方針后立即檢討包括，演算位元的寬度、并聯(lián)處理電路的結(jié)構(gòu)、動(dòng)作頻率、與軟體的搭配等等問(wèn)題，接著制作晶片的結(jié)構(gòu)模型，再利用虛擬樣品模擬器（virtual prototyping simulator）驗(yàn)證，模擬器除了晶片功能之外，還能夠分析包含晶片外部的資料轉(zhuǎn)送等系統(tǒng)整體與晶片的所有效能。

　　采用C語(yǔ)言平臺(tái)的設(shè)計(jì)方式，只需要花費(fèi)2周~1個(gè)月的時(shí)間，就可以完成模擬分析檢討晶片的結(jié)構(gòu)。（National Center for Ecological Analysis and Synthesis）

目前在進(jìn)行合成所面臨的問(wèn)題

　　選擇動(dòng)作合成方式時(shí)會(huì)面臨下列問(wèn)題，分別是：演算轉(zhuǎn)換至System C化的工程數(shù)減少、轉(zhuǎn)換后以System C化為對(duì)象的高速化與高精度化等問(wèn)題，因此System C化時(shí)演算部位必需以UnTImed模型封裝，介面的部位則以定時(shí)模型封裝，利用上述溷合封裝追加埠，加上變數(shù)的有效位元長(zhǎng)度設(shè)定等最低限度追加處理作業(yè)，就可以達(dá)成System C化目標(biāo)。

　　目前動(dòng)作合成工具技術(shù)上還不成熟，若直接轉(zhuǎn)換成System C，閘道（gate）規(guī)模與消費(fèi)電流值會(huì)變大，為了達(dá)成System C化必需特別設(shè)置Guide Line。有關(guān)介面部分，就可以使用原先慣用的雛型，透過(guò)再利用方式有效減少工程數(shù)，如