龍芯處理器IP核的FPGA驗(yàn)證平臺(tái)設(shè)計(jì)

本文利用Altera公司的FPGA開(kāi)發(fā)工具對(duì)皋于國(guó)產(chǎn)龍芯I號(hào)處理器IP核的SoC芯片進(jìn)行ASIC流片前的系統(tǒng)驗(yàn)證，全實(shí)時(shí)方式運(yùn)行協(xié)同設(shè)計(jì)所產(chǎn)生的硬件代碼和軟件代碼，構(gòu)建一個(gè)可獨(dú)立運(yùn)行、可現(xiàn)場(chǎng)監(jiān)測(cè)的驗(yàn)證平臺(tái)。

　　1、基于龍芯I號(hào)處理器IP核SoC芯片

龍芯I號(hào)CPU IP核是兼顧通用及嵌人CPU特點(diǎn)的32位處理器內(nèi)核，采用類MIPS Ⅲ指令集，具有7級(jí)流水線、32位整數(shù)單元和64位浮點(diǎn)單元；具有高度靈活的可配置性，方便集成的各種標(biāo)準(zhǔn)接口。圖1為龍芯I號(hào)CPU IP核可配置結(jié)構(gòu)，用戶可根據(jù)自己的需求進(jìn)行選擇配置，從而定制出最適合用戶應(yīng)用的處理器結(jié)構(gòu)。

圖1龍芯I號(hào)CPU IP核可配置結(jié)構(gòu)

主要的可配置模塊包括：浮點(diǎn)部件、多媒體部件、內(nèi)存管理、Cache、協(xié)處理器接口。浮點(diǎn)部件完全兼容MIPS的浮點(diǎn)指令集合，其相關(guān)的系統(tǒng)軟件完全符合ANSI／IEEE 754－1985二進(jìn)制浮點(diǎn)運(yùn)算標(biāo)準(zhǔn)。浮點(diǎn)部件主要包括浮點(diǎn)ALU部件和浮點(diǎn)乘法／除法部件，用戶可根據(jù)自己的實(shí)際應(yīng)用選擇是否添加。媒體部件復(fù)用了MIPS浮點(diǎn)指令的Format域，并復(fù)用了浮點(diǎn)寄存器堆，媒體指令集基本對(duì)應(yīng)了Intel SSE媒體指令集合的各種操作。圖2為基于龍芯I號(hào)CPU IP核的SoC系統(tǒng)架構(gòu)。

圖2 SoC的系統(tǒng)結(jié)構(gòu)

該SoC芯片支持通用MIPS32指令集，主頻可達(dá)266 MHz；內(nèi)置MAC網(wǎng)絡(luò)，提供MII接口；存儲(chǔ)器接口，芯片同時(shí)支持SDRAM接口、NOR Flash／ROM和＼AND Flash接口，并特置HPI接口可直接與Y0IP CODEC芯片相連；提供豐富的其他外設(shè)接凵支持，包括PC接口、UART串口、SP！接口、AC97等接口設(shè)備。提供豐富的GP10接口，能夠?yàn)椤熬W(wǎng)絡(luò)＋語(yǔ)音”以及工業(yè)控制應(yīng)用提供高效的單芯片解決方案。

　　2 FPGA驗(yàn)證平臺(tái)的設(shè)計(jì)

2．1 FPGA的開(kāi)發(fā)流程

FPGA的典型開(kāi)發(fā)流程如圖3所示。在圖3中，邏輯仿真器主要有Modelsim、Verilog_XL等，邏輯綜合器主要有LeonardoSpectrum、Synplify Pro、FPGA Ex～press／FPGA CompilerII等，F(xiàn)PGA廠家工具有Altera公司的Max＋Plusll、Quartusll，Xilinx公司的Foundation ISE、Alliance等。設(shè)計(jì)輸人主要有原理圖輸人和HDL輸人兩種方式，絕大部分設(shè)計(jì)，F(xiàn)PGA和ASIC的工程師都使用HDL平臺(tái)。設(shè)計(jì)仿真主要包括功能仿真和網(wǎng)表仿真，設(shè)汁仿真需要RTL代碼或綜合后的HDL網(wǎng)表和驗(yàn)證程序，有時(shí)候還需要測(cè)試數(shù)據(jù)，測(cè)試數(shù)據(jù)可能是代碼編譯后的二進(jìn)制文件或使用專門(mén)的工具采集的數(shù)據(jù)。布局布線工具利用綜合生成的網(wǎng)表、調(diào)用模塊的網(wǎng)表，根據(jù)布局布線目標(biāo)，把設(shè)計(jì)翻譯成原始的目標(biāo)工藝，最后得到生成編程比特流所需的數(shù)據(jù)文件。布局布線一般需要的輸人輸出與調(diào)用關(guān)系如圖4所示。布局布線目標(biāo)包括所使用的FPGA具體型號(hào)等，約束條件包括管腳位置、管腳電平邏輯（LVTIL、LCMOS等）需要達(dá)到的時(shí)鐘頻率，有時(shí)包括部分模塊的布局、塊RAM的位置等。在一般設(shè)計(jì)中，只需要注意管腳位置和需要達(dá)到的時(shí)鐘頻率，邏輯端口與FPGA管腳的對(duì)應(yīng)取決于PCB板的設(shè)計(jì)。

圖3 FPGA的典型開(kāi)發(fā)流程

圖4布局布線的輸入輸出與調(diào)用關(guān)系

2．2驗(yàn)證平臺(tái)的系統(tǒng)設(shè)計(jì)

本驗(yàn)證平臺(tái)FPGA采用Altera公司的Cyclone ⅡEP2C70，該器件采用了TSMC領(lǐng)先的90 nm低電介工藝技術(shù)生產(chǎn)⒊支持4個(gè)可編程鎖相環(huán)（PLL），提供靈活的時(shí)鐘管理和頻率合成能力；包含了150個(gè)18×18 bit乘法器，可以完成基本的DSP處理；高速外接存儲(chǔ)器接口支持SRAM、DRAM＼DDR、DDR2以及QDRII SItAM；支持差分和單端I／0標(biāo)準(zhǔn)，包括接收速率805 Mbis和發(fā)送速率640 Mb／s的LVDS、mlnl LVDS、LVPECL、 差分HSTL和差分SSTL及處理器、ASSP和ASIC接口的64位66 MHzPCI和PCI－X；高達(dá)260 MHz工作頻率，真正的雙端口工作（1個(gè)讀和1個(gè)寫(xiě)，2個(gè)讀或2個(gè)寫(xiě)）；與133 MHz Pal_X1.0標(biāo)準(zhǔn)兼容；用戶最多可用引腳622個(gè)；高達(dá)402.5 MHz性能的分層時(shí)鐘網(wǎng)絡(luò)，多達(dá)16個(gè)全局時(shí)鐘線，快速串行配置時(shí)間小于100 ms；支持3．3 V、2，5 V或1．8 V多種電壓，可用于視頻、圖像處理（如MPEG4編碼和譯碼、視頻濾波）和無(wú)線基礎(chǔ)設(shè)各中?；邶埿綢號(hào)CPU IP核的SoC的驗(yàn)證平臺(tái)結(jié)構(gòu)如圖5所示。

圖5 SoC的FPGA驗(yàn)證平臺(tái)結(jié)構(gòu)

圖5中，外圍電路的主要功能是驗(yàn)證SoC中各個(gè)接口IP模塊能否與龍芯I號(hào)IP核、外部接口單元、硬件驅(qū)動(dòng)軟件和實(shí)時(shí)操作系統(tǒng)協(xié)調(diào)高效地工作。由于接口（如USB接口、UART／IrDA接口、SPI和LCD接口等）電路結(jié)構(gòu)比較簡(jiǎn)單，且很多資料都有介紹，在設(shè)計(jì)時(shí)，除了注意通用的設(shè)計(jì)規(guī)則和印匍電路板（PCB）布局布線外，沒(méi)有特別的要求。同時(shí)，為了便于分析各個(gè)被驗(yàn)證的IP模塊在任意時(shí)刻的狀態(tài)，將Cyclone Ⅱ EP2C70的大多數(shù)I／0引腳都引出到PCB上，以方便SoC開(kāi)發(fā)人員使用邏輯分析儀進(jìn)行信號(hào)實(shí)時(shí)采集和分析，也可讓信號(hào)發(fā)生器產(chǎn)生一些特定信號(hào)以供系統(tǒng)調(diào)試使用。該開(kāi)發(fā)系統(tǒng)在設(shè)計(jì)PCB時(shí)還特別注意了電磁干擾的屏蔽問(wèn)題。

2．3 SoC到FPGA的系統(tǒng)移植

使用Altera公司的FPGA開(kāi)發(fā)工具Quartusll，將SoC向Cyclone Π EP2C70（FPGA）移植的步驟如下
（1）對(duì)SoC進(jìn)行修改，以適合FPGA的開(kāi)發(fā)環(huán)境。修改子模塊配置、RAM、FIFO等，添加PLL對(duì)所需要的時(shí)鐘進(jìn)行適當(dāng)?shù)姆郑额l，或提高時(shí)鐘信號(hào)的質(zhì)量。
（2）使用Quartusll內(nèi)置綜合工具或?qū)Ｓ镁C合工具（如常見(jiàn)的Synplify．_pro）單獨(dú)建Project，對(duì)RTL進(jìn)行綜合，生成網(wǎng)表。時(shí)鐘工作頻率較高的，要寫(xiě)綜合約束條件。
（3）指定每一個(gè)輸人輸出信號(hào)對(duì)應(yīng)的FPGA管腳和輸人輸出邏輯類型。
（4）編譯生成的網(wǎng)表以生成sof文件，包括優(yōu)化、適配、sof文件生成等分步驟。
（5）進(jìn)行靜態(tài)時(shí)序分析，檢查是否滿足預(yù)定的時(shí)鐘頻率要求，若不能滿足，則重新進(jìn)行第（2）步。如果多次進(jìn)行步驟（2）仍不能滿足時(shí)序要求，則需要根據(jù)關(guān)鍵路徑對(duì)RTL代碼進(jìn)行修改。

關(guān)鍵路徑是指延遲最大的路徑，該路徑的延遲限制了時(shí)鐘的最大工作頻率。該SoC芯片的最大工作頻率在266 MHz以上，與選用的FPGA Cyclone Ⅱ EP2C70的總線時(shí)鐘速度相當(dāng)。

　　3、 VxWorks實(shí)時(shí)操作系統(tǒng)

本文所設(shè)計(jì)的SoC硬件平臺(tái)上，最終將運(yùn)行Vx－Works操作系統(tǒng)，作為此次嵌入式SoC硬件平臺(tái)設(shè)計(jì)的軟件需求和最終的驗(yàn)證目標(biāo)。VxWorks是一個(gè)具有可伸縮、可裁減、高可靠性，同時(shí)適用于所有流行CPU平臺(tái)的實(shí)時(shí)操作系統(tǒng)㈣?？缮炜s性指VxWorks提供了超過(guò)1 800個(gè)應(yīng)用編程接口（API）供用戶自行選擇使用；可裁減性指用戶可以根據(jù)自己的應(yīng)用需要對(duì)VxWorks進(jìn)行配置，產(chǎn)生具有不同功能集的操作系統(tǒng)映像；可靠性指VxWorks可以提供非常安全的操作系統(tǒng)平臺(tái)。VxWorks的基本構(gòu)成組件包括BSP（Board Support Package）、微內(nèi)核Wind、網(wǎng)絡(luò)系統(tǒng)、文件系統(tǒng)及I／0系統(tǒng)。本文測(cè)試更關(guān)注于BSP、Wind以及I／O組件。BSP中包括硬件環(huán)境中CPU的初始化及系統(tǒng)各項(xiàng)硬件資源的安裝和配置，如RAM、Clock、網(wǎng)絡(luò)接口、中斷控制器等。微內(nèi)核Wind是Win￣dRiver公司自行開(kāi)發(fā)的一種嵌人式操作系統(tǒng)內(nèi)核，該內(nèi)核具有標(biāo)準(zhǔn)的嵌人式實(shí)時(shí)操作系統(tǒng)的基本特征。
4、驗(yàn)證平臺(tái)的檢驗(yàn)

將已經(jīng)成熟的AMBA總線IP核的Verilog代碼通過(guò)Synplify綜合，利用Altera公司的QUARTUS Ⅱ軟件作布局布線，燒人Cyclone Ⅱ EP2C70，再用同樣的方式將新開(kāi)發(fā)的EMI IP核的Verilog代碼燒入該FPGA，將其中的SDRAM控制器作為驗(yàn)證示例，選取其中最簡(jiǎn)單的訪問(wèn)方式來(lái)驗(yàn)證該平臺(tái)能否使用。上電后，首先要對(duì)所有內(nèi)存區(qū)（bank）預(yù)充電，經(jīng)8個(gè)自刷新周期后需要設(shè)置訪問(wèn)模式，即編程模式寄存器。以上三個(gè)過(guò)程要求如下：
（1）預(yù)充電命令的發(fā)出要求：在時(shí)鐘周期的上升沿處，CS、RAS、WE為低，CAS為高。
（2）自刷新命令的發(fā)出要求：在時(shí)鐘周期的上升沿處，CS、RAS、CAS 禾口CKE保持低，WE為高。
（3）模式寄存器的激活：在時(shí)鐘的上升沿處，RAS、CAS、CS和WE為低。

當(dāng)要驗(yàn)證各個(gè)IP模塊（包括［NT中斷控制器、DMA控制器、LCD控制器和AC97控制器等）之間的協(xié)同工作時(shí)，燒入的代碼較多，占用的FPGA資源也較多，再加上需要實(shí)時(shí)運(yùn)行，例如播放PM3實(shí)時(shí)解碼過(guò)程中，時(shí)鐘至少要求60 MHz，需要工作的IP核有總線、DMA控制器、INT中斷控制器、AC97控制器等，因此在這種情況下，最好使用Multi PointSynthesis的綜合流程和Timing driv－en的綜合與優(yōu)化策略，并使用Logic一lo