你了解ADC嗎?模數(shù)轉(zhuǎn)換器(ADC)不同類型數(shù)字輸出深

　　何種接口"最佳"?

　　首先需要考慮的是數(shù)據(jù)的傳輸速度和傳輸距離。一般而言，當(dāng)ADC的速度和分辨率提高時，制造商會按CMOS、LVDS、CML的順序升級，從而盡可能精確、高效地將數(shù)據(jù)從ADC傳輸?shù)浇邮掌?通常是FPGA或ASIC)。采樣速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS輸出。但是，當(dāng)一個封裝內(nèi)的ADC數(shù)量增加時，CMOS輸出的數(shù)量也會增加，最終會需要一個采用更少輸出數(shù)的更高效接口。例如，對于一個四通道14位ADC，光數(shù)據(jù)位就需要60個輸出引腳。如果采用DDR(雙倍數(shù)據(jù)速率)LVDS輸出接口，同樣的四通道ADC只需要32個輸出引腳;JESD204 CML輸出則只需要6個輸出引腳。不僅引腳數(shù)量，數(shù)據(jù)速率和功耗要求也會成為問題。當(dāng)CMOS接口的數(shù)據(jù)傳輸速率提高時，功耗隨之增加，功耗限制最終會使數(shù)據(jù)速率達(dá)到一定的上限后就不能再提高。與此同時，噪聲也會成為問題。與LVDS和CML所用的差分信號相比，CMOS等所用的單端信號更易受噪聲和接地反彈影響。同樣，隨著速度和分辨率進(jìn)一步提高，LVDS也會變得不堪使用。這時，使用CML驅(qū)動器更合乎道理，因?yàn)樗苤С指叩枚嗟臄?shù)據(jù)速率。由于能夠支持更高的數(shù)據(jù)速率，所以數(shù)據(jù)可以實(shí)現(xiàn)串行化，從而減少所需的輸出驅(qū)動器數(shù)量。

　　結(jié)束語

　　目前ADC采用的三類主要數(shù)字輸出各有優(yōu)劣?？紤]采用CMOS、LVDS或CML輸出驅(qū)動器的ADC時，必須注意這些優(yōu)缺點(diǎn)。設(shè)計(jì)系統(tǒng)時，每類驅(qū)動器都有必須特別重視的品質(zhì)和要求，以便確保接收器件(FPGA或ASIC等)能夠正確捕捉到ADC數(shù)據(jù)。必須了解需要驅(qū)動的負(fù)載，使用適當(dāng)?shù)亩私樱槍DC所用的不同類型數(shù)字輸出采用適當(dāng)?shù)牟季植季€技術(shù)。隨著ADC速度和分辨率的提高，相應(yīng)的輸出數(shù)據(jù)速率也會提高，通常會予以串行化以獲得更高的吞吐速率。這種情況下，適當(dāng)設(shè)計(jì)系統(tǒng)并采用最佳布局布線技術(shù)變得更加重要。