短波信道模擬器中數(shù)字下變頻的設(shè)計

引言

　　短波通信信道具有時變和色散的特性，并且容易受到噪聲干擾，所以模擬其傳輸特性，具有很高的實用價值。短波信道模擬器借助先進的仿真技術(shù)手段實現(xiàn)在實驗室環(huán)境下進行通信試驗，因其具有有效性、經(jīng)濟性、安全性和直觀性等特點，在通信試驗中可廣泛使用。傳統(tǒng)的短波信道模擬器大部分停留在話音帶寬上，其主要不足是功耗過高、體積龐大、可控性不高及實時性不好。模數(shù)轉(zhuǎn)換器( A/ D)器件和數(shù)字信號處理理論的飛速發(fā)展，為研制寬帶短波信道模擬器奠定了堅實的基礎(chǔ)，但由于現(xiàn)有的數(shù)字信號處理器( DSP) 處理速度有限，往往難以對高速率A/ D 采樣得到的數(shù)字信號直接進行實時處理，為了解決這一矛盾，需要采用數(shù)字下變頻( DDC) 技術(shù)。所以數(shù)字下變頻技術(shù)在寬帶短波信道模擬器的數(shù)字化和軟件化過程中起到了重要的作用。FPGA 具有較高的處理速度和很強的穩(wěn)定性，而且設(shè)計靈活、易于修改和維護，同時可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)來完成相應(yīng)的功能，大大提高系統(tǒng)的適用性及可擴展性。因此，F(xiàn)PGA 逐漸成為實現(xiàn)DDC 的首選。

　　1 寬帶短波信道模擬器設(shè)計

　　寬帶短波信道模擬器的輸入為短波調(diào)制信號( 3~ 30 MHz) ，首先經(jīng)過高速A/ D 直接進行采樣，將模擬的調(diào)制信號轉(zhuǎn)換為數(shù)字信號，然后再通過數(shù)字下變頻技術(shù)分離出I、Q 兩路數(shù)字基帶信號，以便于后續(xù)的數(shù)字信號處理。信號處理中通過顯示控制設(shè)備對信道參數(shù)進行設(shè)置和輸出。最后處理好的信號再經(jīng)過D/ A 轉(zhuǎn)換后，通過低通濾波器、放大器和程控衰減等設(shè)備輸出最終所需的模擬信號。這樣就大大降低了ADC 和DSP 器件性能的要求，減輕了數(shù)字信號處理的負擔(dān)，便于實現(xiàn)并有效降低成本。寬帶短波信道模擬器的體系結(jié)構(gòu)如圖1 所示。

圖1 寬帶短波信道模擬器的體系結(jié)構(gòu)圖

　　寬帶短波信道模擬器通過數(shù)字下變頻降低采樣數(shù)據(jù)率，減輕后續(xù)信號處理的壓力。數(shù)字下變頻在模擬器中起到前端ADC 和后端DSP 器件之間的橋梁作用。在數(shù)字下變頻部分中可以方便地對接收信號頻段和濾波器特性等進行編程控制，極大地提高了寬帶短波信道模擬器的性能和靈活性，對于系統(tǒng)的升級或是兼容，都非常方便。

　　2 基于FPGA 的數(shù)字下變頻實現(xiàn)方案

　　寬帶短波調(diào)制信號的輸入頻率為3~ 30 MHz,根據(jù)帶通采樣理論，在工程實現(xiàn)上，信號采樣速率一般為模擬信號帶寬的2. 5 倍左右，考慮到在器件滿足要求的前提下可以盡量提高采樣頻率，選用了64 MHz 作為ADC 的采樣頻率。經(jīng)過數(shù)字下變頻的32 倍變頻，最終輸出到DSP 的信號帶寬為2 MHz。

　　該文中的DDC 實現(xiàn)不采用Altera 公司所提供的IP核，這樣可以降低成本，減少對國外技術(shù)依賴。

　　FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工藝低成本的FPGA，該系列器件的特點是低成本、低功耗和高性能。具有嵌入式乘法器，實現(xiàn)專門的乘法和乘加運算，還可實現(xiàn)有限脈沖響應(yīng)( FIR) 濾波器; 最多有20 個全局時鐘，支持動態(tài)時鐘管理以降低用戶模式時的功耗; 并且有4個鎖相環(huán)( PLL) 。根據(jù)該設(shè)計的數(shù)據(jù)處理要求，估算處理所需的資源，以及引腳封裝有利于制板的原則，選用EP3C40Q240C8N 型FPGA，并在開發(fā)工具Quartus II 上對信號發(fā)生器的設(shè)計、綜合及仿真。

　　2. 1 數(shù)控振蕩器設(shè)計

　　NCO 是決定DDC 性能的主要因素之一。NCO的目標(biāo)是產(chǎn)生頻率可變的正交正、余弦樣本信號。