短波信道模擬器中數(shù)字下變頻的設(shè)計(jì)

　　所謂半帶濾波器，就是其頻率響應(yīng)滿足以下關(guān)系的FIR 濾波器:

　　HB 濾波器由于其系數(shù)幾乎一半為0，濾波時(shí)運(yùn)算量減少一半，因此被作為第2 級(jí)低通濾波和抽取。

　　HB 的抽取因子固定為2，特別適合采樣率降低一半的要求。通過CIC 和HB 濾波抽取后，基帶信號(hào)由最初的高數(shù)據(jù)率被降到較低的速率，適于后級(jí)FIR處理。

　　2. 4 FIR低通濾波器設(shè)計(jì)

　　數(shù)字下變頻器的最后一個(gè)模塊是低通FIR 濾波器，主要用來對(duì)信號(hào)進(jìn)行整形濾波不作抽取功能。

　　信號(hào)經(jīng)過CIC、HB 濾波器后，輸入到FIR 濾波器的采樣速率相對(duì)來說已經(jīng)很低，因此在一定的處理時(shí)鐘速率下，能夠有較高階的FIR 濾波，使得濾波器的通帶波動(dòng)、過渡帶帶寬、阻帶最小衰減等指標(biāo)能夠設(shè)計(jì)的很好。

　　調(diào)用MATLAB 的Filter design 獲得濾波器的系數(shù)。在MATLAB 中設(shè)計(jì)一個(gè)通帶截止頻率為2 MHz的FIR，并將濾波器系數(shù)導(dǎo)入到FPGA 的FIR 中; FIR的階數(shù)( 系數(shù)長(zhǎng)度) 越高，性能越好，但考慮資源占用情況，F(xiàn)IR 的階數(shù)不宜過高，該設(shè)計(jì)采用37 階FIR。

　　3 基于FPGA 的DDC 系統(tǒng)仿真結(jié)果

　　根據(jù)以上的設(shè)計(jì)分析結(jié)果，編寫了FPGA 程序,在Quartus II 平臺(tái)上進(jìn)行了仿真測(cè)試。輸入采樣速率為64 MHz 的短波調(diào)制信號(hào)，針對(duì)Cyclone III 系列的EP3C40Q240C8 器件對(duì)其進(jìn)行綜合與時(shí)序仿真,如表1 所示。

表1 DDC 實(shí)現(xiàn)的時(shí)序仿真圖

　　輸入信號(hào)經(jīng)過混頻器后，再經(jīng)過CIC 濾波器的16 倍抽取，半帶濾波器的2 倍抽取和FIR 濾波器的整形濾波，最終輸出I，Q 兩路正交的信號(hào)。如表1所示，Data In 為輸入信號(hào)，DDC Data I 為輸出同相分量,DDC Data Q 為輸出正交分量。64MHz 的采樣信號(hào)經(jīng)過NCO 混頻后，CIC 濾波器的16 倍和HB 濾波器的2 倍抽取后，變?yōu)? MHz 的信號(hào)，并經(jīng)過FIR 濾波器整形輸出。從表1 中可以看出設(shè)計(jì)的DDC 對(duì)于高速采樣的信號(hào)具有降速和下變頻的作用，處理帶寬大大減小，因此對(duì)后續(xù)器件處理速度的要求降低。

　　仿真中還有一定量的毛刺，這是由于信號(hào)的延時(shí)控制不精準(zhǔn)造成的。延時(shí)的大小不僅和連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝和工作環(huán)境等有關(guān)，毛刺的消除是有待解決的問題。

　　4 結(jié)束語

　　在分析了寬帶短波信道模擬器工作機(jī)理和數(shù)字下變頻原理的基礎(chǔ)上，結(jié)合Matlab 算法仿