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          基于FPGA的DDC濾波器設(shè)計(jì)與仿真

          作者: 時(shí)間:2012-09-26 來源:網(wǎng)絡(luò) 收藏
          TRANSFORM: none; COLOR: rgb(0,0,0); TEXT-INDENT: 0px; PADDING-TOP: 0px; WHITE-SPACE: normal; LETTER-SPACING: normal; BACKGROUND-COLOR: rgb(255,255,255); orphans: 2; widows: 2; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">  PFIR存在的意義是它能夠改善CIC帶內(nèi)平坦度較差的問題,因此,其帶內(nèi)的幅頻響應(yīng)的走勢(shì)和CIC正好相反,從而在一定程度上平滑CIC通帶內(nèi)衰減的趨勢(shì)。在設(shè)計(jì)好了上一級(jí)CIC的基礎(chǔ)上,通過輸入已經(jīng)完成的上級(jí)濾波器參數(shù)在MATLAB中可以自動(dòng)生成與其互補(bǔ)的PFIR濾波器,它的幅頻響應(yīng)如圖4所示。

            基于FPGA的DDC濾波器設(shè)計(jì)與仿真

            通過將這里設(shè)計(jì)的PFIR濾波器與上節(jié)設(shè)計(jì)的CIC濾波器進(jìn)行級(jí)聯(lián),級(jí)聯(lián)后的濾波器的幅頻響應(yīng)較之于之前設(shè)計(jì)的CIC濾波器其通帶性能有了很大的提高,級(jí)聯(lián)前的CIC濾波器的通帶波紋為4.508 dB,而級(jí)聯(lián)后僅為0.11 dB將其通帶細(xì)節(jié)圖如圖5所示。

            基于FPGA的DDC濾波器設(shè)計(jì)與仿真

          4 HB濾波器設(shè)計(jì)

            半帶濾波器是一種特殊的FIR濾波器,在多速率信號(hào)處理中有著至關(guān)重要的作用。在常見的下抽濾波器設(shè)計(jì)中第二級(jí)一般采用HB濾波器要用到第二級(jí)的原因是綜合考慮到帶內(nèi)平坦度和阻帶衰減度等因素使得第一級(jí)CIC抽取濾波器的級(jí)數(shù)和抽取因子不宜過大,HB濾波器的帶內(nèi)平坦度好,計(jì)算效率高,在高速率信號(hào)處理中發(fā)揮著重要的作用,在抽取因子為2的冪次方的場(chǎng)合更是如魚得水。

            HB濾波器的通帶和阻帶具有對(duì)稱的關(guān)系,因此其通帶波紋和阻帶波紋相等。但是使其成為數(shù)字信號(hào)處理中非常常用的一種濾波器的主要原因卻是因?yàn)槠湎禂?shù)有一半均為0。如此,在低速率數(shù)字信號(hào)處理中或許還不是很重要,但是在那些對(duì)實(shí)時(shí)性要求非常高的系統(tǒng)中,這種將計(jì)算量減半的性能就使得其得到了廣泛的應(yīng)用。

            綜合考慮前方中提出的設(shè)計(jì)的要求,文中設(shè)計(jì)的HB濾波器的幅頻響應(yīng)如圖6所示。

            基于FPGA的DDC濾波器設(shè)計(jì)與仿真

            將文中設(shè)計(jì)的CIC,PFIR,HB級(jí)聯(lián)之后得到的總的濾波器的幅頻響應(yīng)如圖7所示,可以發(fā)現(xiàn)較之于CIC濾波器的通帶性能,此時(shí)級(jí)聯(lián)濾波器的通帶性能已經(jīng)有了較大的提高。其通帶細(xì)節(jié)圖如圖8所示。

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            5 system generator

            system generator for dsp是業(yè)內(nèi)領(lǐng)先的高級(jí)系統(tǒng)級(jí)開發(fā)工具。本次設(shè)計(jì)是在基于Xilinx(賽林思)的system generator的基礎(chǔ)上完成的。賽林思是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商,它研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(InteIlectual Property)核,客戶使用Xilinx及其合作伙伴的自動(dòng)化軟件工具和IP核對(duì)器件進(jìn)行編程。System generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開發(fā)的一種設(shè)計(jì)工具,它通過將Xilinx開發(fā)的一些模塊嵌入到MATLAB的Simulink庫中,可以在Simulink中進(jìn)行定點(diǎn)的,可以設(shè)置定點(diǎn)信號(hào)的類型,這樣就可以比較定點(diǎn)與浮點(diǎn)仿真的區(qū)別。并且它還可以生成HDL文件,或者網(wǎng)表直接供ISE調(diào)用。較之于直接用MATLAB進(jìn)行算法的仿真其主要優(yōu)勢(shì)作于它是基于定點(diǎn)的,同時(shí),它是由各個(gè)供應(yīng)廠商直接提供的庫,因此它能夠充分認(rèn)識(shí)內(nèi)部的資源等,其仿真也

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