基于Verilog實(shí)現(xiàn)電器定時(shí)開關(guān)控制

1、前言

隨著當(dāng)今社會(huì)工作和生活節(jié)奏的加快，人們對(duì)許多電器、儀器、設(shè)備的自動(dòng)化要求也越來越高，但現(xiàn)有的許多電器還不具備定時(shí)開啟和關(guān)閉功能，許多需要在固定時(shí)間開關(guān)的裝置，還需人工值守和操作，因此設(shè)計(jì)帶有時(shí)鐘顯示功能的多個(gè)電器定時(shí)開關(guān)控制系統(tǒng)，具有實(shí)際意義。

　　2系統(tǒng)功能及操作

　　系統(tǒng)上電時(shí)復(fù)位，時(shí)鐘顯示為0時(shí)0分0秒，按下"時(shí)間"設(shè)置鍵設(shè)定時(shí)間，數(shù)字鐘開始工作，數(shù)碼管顯示當(dāng)前時(shí)間;按下"開啟電器編號(hào)"設(shè)置鍵，再按下要定時(shí)開啟的電器編號(hào)，對(duì)應(yīng)發(fā)光二極管亮，表示設(shè)置有效;按下"電器開啟時(shí)間"設(shè)置按鍵;再依次輸入4位十進(jìn)制的小時(shí)和分鐘，作為開啟時(shí)間;按下"電器關(guān)閉時(shí)間"設(shè)置按鍵，再依次輸入4位十進(jìn)制的小時(shí)和分鐘，作為關(guān)閉時(shí)間。至此定時(shí)開關(guān)設(shè)置完成，對(duì)于電飯鍋等具有保持功能的電器，則不用設(shè)置定時(shí)關(guān)閉。使用Verilog HDL編寫CPLD程序，理論上可同時(shí)設(shè)置多個(gè)電器的定時(shí)自動(dòng)開啟，本設(shè)計(jì)可同時(shí)設(shè)置3個(gè)電器。

　　3硬件設(shè)計(jì)

　　硬件設(shè)計(jì)采用Altera公司的CPLD EPM7128SLC84-6，簡化了外圍電路，穩(wěn)定性和可靠性高，成本低。220 V、50 Hz工頻電源經(jīng)變壓器、電橋整流后通過三端穩(wěn)壓器，提供工作電壓，其電源電路如圖1所示。

　　外接4×4鍵盤，使用較少的I/O端口線就可實(shí)現(xiàn)對(duì)較多按鍵的控制。當(dāng)有鍵按下時(shí)，kb為低電平，CPLD的按鍵掃描部分采用動(dòng)態(tài)掃描方式進(jìn)行識(shí)別。設(shè)置14個(gè)按鍵，分別為0～9十個(gè)數(shù)字鍵和設(shè)定時(shí)間、開啟電器編號(hào)、電器開啟時(shí)間、電器關(guān)閉時(shí)間4個(gè)功能鍵，其余兩個(gè)留作功能擴(kuò)展。4×4鍵盤電路如圖2所示。

　　本系統(tǒng)設(shè)計(jì)使用6個(gè)數(shù)碼管顯示時(shí)間，3個(gè)發(fā)光二極管標(biāo)志是否定時(shí)。電器開啟信號(hào)經(jīng)三極管放大后接繼電器，通過繼電器吸合導(dǎo)通電源線，開啟電器。

4軟件設(shè)計(jì)

　　Verilog HDL是硬件設(shè)計(jì)人員和QuartusⅡ界面之間的交互手段，其具體物理建模能力強(qiáng)，設(shè)計(jì)方便，可讀性好，語法類似C語言，與VHDL相比，更容易學(xué)習(xí)和掌握，與原理圖設(shè)計(jì)法相比，設(shè)計(jì)和分析更容易，可避免考慮畫面的布局及美觀