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          設(shè)計性能:物理綜合與優(yōu)化
          
						
          
				作者：
				時間：2012-03-27
				來源：網(wǎng)絡(luò)
				
				
				
				
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			55); orphans: 2; widows: 2; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">
          　　引腳交換：LUT 的每個輸入引腳可能有不同的延遲，所有 Map 擁有交換引腳(以及關(guān)聯(lián)的 LUT 等式)的能力，以便將最關(guān)鍵的信號放置在最快的引腳上(圖 4)。
          　　
          設(shè)計性能:物理綜合與優(yōu)化
          　　結(jié)論
          　　賽靈思工具集中的物理綜合與優(yōu)化功能將進一步走向成熟并隨著每個軟件版本的發(fā)布進行擴展。伴隨效果質(zhì)量的改進，您可以期待著對優(yōu)化類型的更多控制。其他計劃中的強化措施還包括在再優(yōu)化階段考慮更多設(shè)計單元(例如允許將寄存器移入和移出 I/O 塊或塊 RAM 和 DSP 塊等專門功能)，以及將布線階段包含進物理綜合迭代過程，以及優(yōu)化系統(tǒng)。
          　　賽靈思 ISE 軟件中的物理綜合與優(yōu)化工具是為在實現(xiàn)的打包和布局階段對您的 FPGA 設(shè)計的結(jié)構(gòu)進行重新檢查而創(chuàng)建的。給定時序約束和物理版圖信息，在映射和布局布線階段優(yōu)化綜合決策可極大地改進結(jié)果。
                     
				
            
                
			
							
          
                
			            
          
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