低壓CMOS滿幅度恒定增益運(yùn)算放大器設(shè)計(jì)

1 引言

隨著便攜式消費(fèi)電子需求的日益增長，低壓、低功耗設(shè)計(jì)已經(jīng)成為集成電路設(shè)計(jì)的研究熱點(diǎn)之一。趨勢表明[1]，電壓的降低給模擬電路設(shè)計(jì)帶來很大挑戰(zhàn)。就低壓運(yùn)放設(shè)計(jì)而言，一般傳統(tǒng)采用互補(bǔ)差分對(duì)輸入級(jí)以實(shí)現(xiàn)滿幅度輸入范圍，然而，當(dāng)電源電壓低于vt.nmos+|vt.pmos|+vds，pmos-|vds，pmos|時(shí)，差分對(duì)會(huì)出現(xiàn)截止區(qū)，導(dǎo)致最小電源電壓要高于2個(gè)閾值電壓與2個(gè)過飽和電壓之和。0.35μm工藝下vt，nmos的典型值為0.52v，vt，pmos的典型值為-0.75v，則傳統(tǒng)結(jié)構(gòu)的最小工作電壓只能在1.4v左右。為了避免采用復(fù)雜工藝實(shí)現(xiàn)電源電壓低于1v的運(yùn)算放大器而增加產(chǎn)品成本。見文獻(xiàn)[2-4]的電路結(jié)構(gòu)采用共模電平偏移的電路結(jié)構(gòu)，箝位共模電平，在標(biāo)準(zhǔn)cmos工藝下簡單地實(shí)現(xiàn)了低電壓運(yùn)算放大器。

已有文獻(xiàn)[2]采用pmos差分對(duì)來實(shí)現(xiàn)電源電壓為1v的運(yùn)算放大器，但由于vt，pmos的典型值為-0.75v，使得前置反饋電路的工作電平范圍為1-0.15v，幾乎涵蓋整個(gè)共模電平范圍，運(yùn)算放大器的穩(wěn)定性降低，另外，該結(jié)構(gòu)下的折疊式共源共柵結(jié)構(gòu)也會(huì)受體效應(yīng)的影響，影響增益的恒定性。本文采用nmos差分對(duì)結(jié)構(gòu)，還對(duì)前置反饋電平偏移電路進(jìn)行相應(yīng)的改進(jìn)，使電源電壓降為0.9v的同時(shí)，提高了增益的恒定性。

2 設(shè)計(jì)的基本思路

基于前置反饋的電平偏移電路的設(shè)計(jì)如圖1，vi+，vi-的共模電平vi，cm低于vref時(shí)，通過反饋電路控制電流源獲得適當(dāng)?shù)碾娏鱥，vin+，vin-的共模電平vin，cm提升到vref，同時(shí)電阻傳遞完整的差模信號(hào)，再由vin+，vin-連接nmos差分對(duì)來實(shí)現(xiàn)整體電路，如圖1所示。

3 運(yùn)算放大器的具體實(shí)現(xiàn)

反饋電路的實(shí)現(xiàn)如圖2所示，其反饋過程如下：vi+，vi-的共模電平vi，cm降低時(shí)，vin+，vin-的共模電vin，cm降低，此時(shí)idm1減小，idm11增大，vx點(diǎn)的電位升高，idm8增大，電阻的端電壓增大，vin，cm升高。若vref過高，由于ib的大小和電流鏡工作電壓的限制，vin，cm不會(huì)上升到vtel的電平。為了m5與m6，m7的漏源電壓近似相等，引入m12增強(qiáng)電流鏡的匹配。

下面對(duì)反饋環(huán)路的穩(wěn)定性進(jìn)行分析，運(yùn)放a的開環(huán)增益為：

av2=gmt9（rot9//rot10） （7）

其中，gmt1，gmt6，gmt9分別為mt1，mt6，mt9的跨導(dǎo)，rot4，rot6，rot9，rot10分別為對(duì)應(yīng)mos管的輸出電阻。