球形檢測器在MIMO通信系統(tǒng)中的應(yīng)用及FPGA實(shí)現(xiàn)

空分復(fù)用 (SDM) MIMO 處理可顯著提高頻譜效率，進(jìn)而大幅增加無線通信系統(tǒng)的容量。空分復(fù)用 MIMO 通信系統(tǒng)作為一種能夠大幅提升無線系統(tǒng)容量和連接可靠性的手段，近來吸引了人們的廣泛關(guān)注。

MIMO 無線系統(tǒng)最佳硬判決檢測方式是最大似然 (ML) 檢測器。ML 檢測因?yàn)楸忍卣`碼率 (BER)性能出眾，非常受歡迎。不過，直接實(shí)施的復(fù)雜性會(huì)隨著天線和調(diào)制方案的增加呈指數(shù)級(jí)增強(qiáng)，使 ASIC 或 FPGA 僅能用于使用少數(shù)天線的低密度調(diào)制方案。

在 MIMO 檢測中，既能保持與最佳 ML 檢測相媲美的 BER 性能，又能大幅降低計(jì)算復(fù)雜性的出色方法非球形檢測法莫屬。這種方法不僅能夠降低 SDM 和空分多接入系統(tǒng)的檢測復(fù)雜性，同時(shí)又能保持與最佳 ML 檢測相媲美的 BER 性能。實(shí)現(xiàn)球形檢測器有多種方法，每種方法又有多種不同算法，因此設(shè)計(jì)人員可以在諸如無線信道的吞吐量、BER 以及實(shí)施復(fù)雜性等多項(xiàng)性能指標(biāo)之間尋求最佳平衡。

雖然算法(比如 K-best 或者深度優(yōu)先搜索)和硬件架構(gòu)對(duì) MIMO 檢測器的最終 BER 性顯而易見有極大的影響，不過一般在球形檢測之前進(jìn)行的信道矩陣預(yù)處理也會(huì)對(duì) MIMO 檢測器的最終 BER 性能產(chǎn)生巨大影響。信道矩陣預(yù)處理可繁可簡，比如根據(jù)對(duì)信道矩陣進(jìn)行的方差計(jì)算結(jié)果 (variance computaTIon)，計(jì)算出處理空分復(fù)用數(shù)據(jù)流的優(yōu)先次序，也可以使用非常復(fù)雜的矩陣因子分解方法來確定更為理想(以 BER 衡量)的數(shù)據(jù)流處理優(yōu)先次序。

Signum Concepts 是一家總部位于圣地亞哥的通信系統(tǒng)開發(fā)公司，一直與賽靈思和萊斯大學(xué)(Rice University)開展通力合作，運(yùn)用 FPGA 設(shè)計(jì)出了用于 802.16e 寬帶無線系統(tǒng)的空分復(fù)用MIMO 的MIMO 檢測器。該處理器采用信道矩陣預(yù)處理器，實(shí)現(xiàn)了類似貝爾實(shí)驗(yàn)室分層空時(shí) (BLAST)結(jié)構(gòu)上采用的連續(xù)干擾抵消處理技術(shù)，最終達(dá)到了接近最大似然性能。

系統(tǒng)考慮因素

理想情況下，檢測過程要求對(duì)所有可能的符號(hào)向量組合進(jìn)行 ML 解決方案計(jì)算。球形檢測器旨在通過使用簡單的算術(shù)運(yùn)算降低計(jì)算復(fù)雜性，同時(shí)還能夠保持最終結(jié)果的數(shù)值完整性。我們的方法，第一步是把復(fù)雜的數(shù)值信道矩陣分解為只有實(shí)數(shù)的表達(dá)式。這個(gè)運(yùn)算增加了矩陣維數(shù)，但簡化了處理矩陣元的計(jì)算。降低計(jì)算復(fù)雜性的第二個(gè)方面體現(xiàn)在，減少檢測方案分析和處理的可選符號(hào)。其中，對(duì)信道矩陣進(jìn)行 QR 分解是至關(guān)重要的一步。

圖 1 顯示的是如何進(jìn)行數(shù)學(xué)轉(zhuǎn)換，得出計(jì)算部分歐幾里德距離度量法的最終表達(dá)式。歐幾里德距離度量法是球形檢測過程的基礎(chǔ)。R代表三角形矩陣，用于處理以矩陣元 rM,M 開始的可選符號(hào)的迭代法。其中，M代表信道矩陣以實(shí)數(shù)表達(dá)的維數(shù)。該解決方案通過 M 次迭代定義出遍歷樹結(jié)構(gòu)，樹的每層i對(duì)應(yīng)第i根天線的處理符號(hào)。

圖 1. 用于球形檢測器 MIMO 檢測的部分歐幾里德距離度量方程

球形檢測器處理天線的次序?qū)?BER 性能有著極大的影響。因此，在進(jìn)行球形檢測前，我們的設(shè)計(jì)采用了類似于 V-BLAST 技術(shù)的信道重新排序技術(shù)。

實(shí)現(xiàn)樹的遍歷有幾種可選方法。在我們的實(shí)施方案中，則使用了廣度優(yōu)先搜索法，這是因?yàn)樵摲椒ú捎脗涫軞g迎的前饋結(jié)構(gòu)，因此具有硬件友好特征。在每一層，該實(shí)施方案只選擇K 個(gè)距離最小的幸存節(jié)點(diǎn)來計(jì)算擴(kuò)展情況。

球形檢測器處理天線的次序?qū)?BER 性能有著極大的影響。因此，在進(jìn)行球形檢測前，我們的設(shè)計(jì)采用了類似于 V-BLAST 技術(shù)的信道重新排序技術(shù)。

該方法通過多次迭代，計(jì)算出信道矩陣的偽逆矩陣的行范數(shù)，然后確定信道矩陣最佳列檢測次序。根據(jù)迭代次數(shù)，該方法可以選擇出范數(shù)最大或者最小的行。歐幾里德范數(shù)最小的逆矩陣行表示天線的影響最強(qiáng)，而歐幾里德范數(shù)最大的行則表示天線的影響最弱。這種新穎的方法首先處理最弱的數(shù)據(jù)流，隨后依次迭代處理功率從高到低的數(shù)據(jù)流。

FPGA 硬件應(yīng)用

為實(shí)現(xiàn)上述系統(tǒng)，我們采用了賽靈思 Virtex?-5 FPGA 技術(shù)。該設(shè)計(jì)流程采用賽靈思 System Generator 進(jìn)行設(shè)計(jì)捕獲、仿真和驗(yàn)證。為了支持各種不同數(shù)量的天線/用戶和調(diào)制次序，我們將檢測器設(shè)計(jì)用于要求最高的 4x4、64-QAM 情況下。

我們的模型假定接收方非常清楚信道矩陣，這可以通過傳統(tǒng)的信道估算方法來實(shí)現(xiàn)。在信道重新排序和 QR 分解之后，我們開始使用球形檢測器。為準(zhǔn)備使用軟輸入、軟輸出信道解碼器(比如 turbo 解碼器)，我們通過計(jì)算檢測到的比特的對(duì)數(shù)似然比 (LLR) 來生成軟輸出。

該系統(tǒng)的主要架構(gòu)元素包括數(shù)據(jù)副載波處理和系統(tǒng)子模塊管理功能，以便實(shí)時(shí)處理所需數(shù)量的子載波，同時(shí)最大程度地降低處理時(shí)延。對(duì)每個(gè)數(shù)據(jù)副載波都進(jìn)行了信道矩陣估算，限定了每個(gè)信道矩陣可用的處理時(shí)間。對(duì)選中的 FPGA 而言，其目標(biāo)時(shí)鐘頻率為 225MHz，通信帶寬為 5MHz(相當(dāng)于 WiMAX 系統(tǒng)中的 360 個(gè)數(shù)據(jù)子載波)，每個(gè)信道矩陣間隔可用的處理時(shí)鐘周期數(shù)為 64。

我們采用硬件功能單元精湛的流水線和時(shí)分復(fù)用 (TDM) 功能，以達(dá)到 WiMAX OFDM 符號(hào)的實(shí)時(shí)要求。

除了高數(shù)據(jù)率外，在架構(gòu)設(shè)計(jì)指導(dǎo)過程中控制子模塊時(shí)延也是一個(gè)重要的問題。我們通過引入連續(xù)信道矩陣的 TDM 解決了時(shí)延問題。這種方法可以延長同一信道矩陣元之間的處理時(shí)間，同時(shí)還能保持較高的數(shù)據(jù)吞吐量。構(gòu)成 TDM 組的信道數(shù)會(huì)隨著子模塊的不同而變化。在 TDM 方案中，信道矩陣求逆過程用了 5 個(gè)信道，而有 15 個(gè)信道在實(shí)數(shù) QR 分解模塊中進(jìn)行了時(shí)分復(fù)用。圖 2 是該系統(tǒng)的高級(jí)流程圖。

圖 2. MIMO 802.16e 寬帶無線接收器的高級(jí)流程圖

信道矩陣預(yù)處理

信道矩陣預(yù)處理器確定了空分復(fù)用復(fù)合信號(hào)每一層的最佳檢測次序。該預(yù)處理器負(fù)責(zé)計(jì)算信道矩陣的偽逆矩陣范數(shù)，并根據(jù)這些范數(shù)，選擇待處理的下一個(gè)傳輸流。偽逆矩陣中范數(shù)最小的行對(duì)應(yīng)著最強(qiáng)傳輸流(檢波后噪聲放大最小)，而范數(shù)最大的行對(duì)應(yīng)著質(zhì)量最差的層(檢波后噪聲放大最大)。我們的實(shí)施方案首先檢測最弱的層，然后按最低噪聲放大到最高噪聲放大的次序逐層檢測。對(duì)排序過程中的每一步，信道矩陣中相應(yīng)的列隨后會(huì)被清空，然后簡化后的矩陣進(jìn)入下一級(jí)的天線排序處理流水線。

在預(yù)處理算法中，偽逆矩陣的計(jì)算要求最高。這個(gè)過程的核心是矩陣求逆，通常通過吉文斯(Givens) 旋轉(zhuǎn)進(jìn)行 QR 分解 (QRD) 來實(shí)現(xiàn)。常用的角度估算和平面旋轉(zhuǎn)算法(如 CORDIC)會(huì)造成嚴(yán)重的系統(tǒng)時(shí)延，對(duì)我們的系統(tǒng)來說是不可接受的。因此，我們的目標(biāo)是運(yùn)用 FPGA 的嵌入式 DSP 資源(比如 Virtex-5 器件中的 DSP48E)，找出矢量旋轉(zhuǎn)和相位估算的替代性解決方案。