51單片機與FPGA接口的邏輯設計
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FPGA是一種新興的可編程邏輯器件，可以取代現(xiàn)有的全部微機接口芯片，實現(xiàn)微機系統(tǒng)中的存儲器、地址譯碼等多種功能，具有更高的密度、更快的工作速度和更大的編程靈活性，被廣泛應用于各種電子類產(chǎn)品中。在功能上，單片機具有性價比高、功能靈活、易于人機對話、強大的數(shù)據(jù)處理能力等特點；而FPGA則具有高速、高可靠性以及開發(fā)便捷、規(guī)范等特點，因此兩類器件相結(jié)合的電路結(jié)構(gòu)將在許多高性能儀器儀表和電子產(chǎn)品中被廣泛應用。基于這種需求，本文設計了MCS-51單片機與FPGA的總線接口邏輯電路，實現(xiàn)了單片機與FPGA數(shù)據(jù)與控制信息的可靠通信，使FP—GA與單片機優(yōu)勢互補，組成靈活的、軟硬件都可現(xiàn)場編程的控制系統(tǒng)。
1 單片機與FPGA的接口方式
單片機與FPGA的接口方式一般有兩種，即總線方式與獨立方式。MCS-51單片機具有很強的外部總線擴展能力，利用片外三總線結(jié)構(gòu)很容易實現(xiàn)單片機與FPGA的總線接口，而且單片機以總線方式與FPGA進行數(shù)據(jù)與控制信息通信也有許多優(yōu)點：速度快；節(jié)省PLD芯片的I／O口線；相對于非總線方式，單片機編程簡捷，控制可靠；在FPGA中通過邏輯切換，單片機易于與SRAM或ROM接口。
單片機與FPGA以總線方式通信的邏輯設計，重要的是要詳細了解單片機的總線讀寫時序，根據(jù)時序圖來設計邏輯結(jié)構(gòu)，其通信的時序必須遵循單片機內(nèi)固定的總線方式讀／寫時序。FPGA的邏輯設計也相對比較復雜，在程序設計上必須與接口的單片機程序相結(jié)合，嚴格安排單片機能訪問的I／O空間。單片機以總線方式與FPGA進行數(shù)據(jù)通信與控制時，其通信工作時序是純硬件行為，速度要比前一種方式快得多，另外若在FPGA內(nèi)部設置足夠的譯碼輸出，單片機就可以僅通過19根I／O線在FPGA與單片機之間進行通信和控制信息交換，這樣可以節(jié)省FPGA芯片的I／O線。其原理圖如圖1所示。
2 總線接口邏輯設計
2．1 接口設計思想
單片機與CPLD／FPC,A以總線方式通信的邏輯設計，重要的是要詳細了解單片機的總線讀寫時序，根據(jù)時序圖來設計邏輯結(jié)構(gòu)。MCS-51系列單片機的時序圖如圖2所示。
ALE為地址鎖存使能信號，可利用其下降沿將低8位地址鎖存于FPGA中的地址鎖存器(LATCH_ADDRES)中；當ALE將低8位地址通過P0鎖存的同時，高8位地址已穩(wěn)定建立于P2口，單片機利用讀指令允許信號PSEN的低電平從外部ROM中將指令從P0口讀入，由時序圖可見，其指令讀入的時機是在PSEN的上升沿之前。接下來，由P2口和P0口分別輸出高8位和低8位數(shù)據(jù)地址，并由ALE的下降沿將P0口的低8位地址鎖存于地址鎖存器。若需從FPGA中讀出數(shù)據(jù)，單片機則通過指令“MOVXA，@DPTR”使RD信號為低電平，由P0口將鎖存器中的數(shù)據(jù)讀入累加器A；但若欲將累加器A的數(shù)據(jù)寫進FPGA，則需通過指令“MOVx DPTR，A”和寫允許信號WR。這時，DPTR中的高8位和低8位數(shù)據(jù)作為高、低8位地址分別向P2和P0口輸出，然后由WR的低電平并結(jié)合譯碼，將累加器A的數(shù)據(jù)寫入圖中相關(guān)的鎖存器。
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