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          51單片機(jī)與FPGA接口的邏輯設(shè)計(jì)

          作者: 時(shí)間:2011-12-07 來(lái)源:網(wǎng)絡(luò) 收藏
          通過對(duì)MCS-總線讀/寫時(shí)序的分析,設(shè)計(jì)了圖3所示的接口電路。在FPGA中,設(shè)計(jì)了兩個(gè)模塊:一個(gè)是總線接口模塊,負(fù)責(zé)單片機(jī)與FPGA的總線接口邏輯;另一個(gè)是寄存器單元及外部接口模塊,運(yùn)用總線接口模塊來(lái)操作此模塊。

          在總線應(yīng)用時(shí),MCS-的P0口是作為地址/數(shù)據(jù)總線分時(shí)復(fù)用的,因此應(yīng)在總線接口模塊中設(shè)計(jì)一個(gè)三態(tài)緩沖器,實(shí)現(xiàn)P0口的三態(tài)接口;又因MCS-在訪問外部空間時(shí),它的地址為16位,因此借助地址鎖存使能信號(hào)ALE在FPGA中實(shí)現(xiàn)高8位與低8位地址的編碼,組合成16位地址,然后再根據(jù)MCS-51單片機(jī)的讀/寫信號(hào),實(shí)現(xiàn)對(duì)FPGA的讀寫操作。
          在接口設(shè)計(jì)中,采用了VHDL語(yǔ)言實(shí)現(xiàn)其接口邏輯。用VHDL語(yǔ)言編寫,往往比較方便和嚴(yán)謹(jǐn),注意整個(gè)過程的邏輯思路,并且盡量避免語(yǔ)言的冗余,造成比較長(zhǎng)的延時(shí)。-MCS-51單片機(jī)與FPGA的通信讀寫電路的部分程序



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