從4004到core i7——處理器的進(jìn)化史-CPU構(gòu)成零件-5

　　這個(gè)單元有個(gè)神奇的性質(zhì)：當(dāng)C=0時(shí)，A和B是斷開(kāi)的;當(dāng)C=1時(shí)，A信號(hào)能夠不損失電平地傳播到B!

　　這種單元在特定的場(chǎng)景下特別有用。例如總線(xiàn)結(jié)構(gòu)中，各個(gè)輸出端口就通過(guò)一個(gè)這樣的傳輸門(mén)接到總線(xiàn)上，C一般接片選(CS)信號(hào)。這樣就能夠不沖突地通信了!

　　再比如這個(gè)2-1數(shù)據(jù)選擇器

　　3.動(dòng)態(tài)邏輯(dynamic logic)

　　對(duì)，你沒(méi)有看錯(cuò)，確實(shí)存在動(dòng)態(tài)邏輯。

　　之前我講的都是靜態(tài)邏輯?；貞浺幌拢@意味著每個(gè)信號(hào)都通過(guò)低阻回路上拉到VDD或者下拉到地。而在動(dòng)態(tài)邏輯中，信號(hào)還可以用存在電容上的電荷導(dǎo)致的電平來(lái)表示。我們還是看一張總結(jié)這種設(shè)計(jì)模式的圖：

　　注意，上圖中已經(jīng)出現(xiàn)了時(shí)鐘(CLK)信號(hào)。一個(gè)組合邏輯電路中出現(xiàn)時(shí)鐘很詭異吧。CL并不是專(zhuān)門(mén)接的，利用的就是后一級(jí)的門(mén)級(jí)電容!

　　這個(gè)電路的工作分成兩個(gè)階段：

　　第一個(gè)階段，CLK=0，只有上面的PMOS導(dǎo)通。CL被強(qiáng)制沖到高電平。

　　第二個(gè)階段，CLK=1，只有下面的NMOS和PDN導(dǎo)通。如果PDN中有同路，那么CL就被放電，否則就應(yīng)該停留在高電平。

　　不停地重復(fù)著兩個(gè)階段，就可以使這個(gè)電路正常工作!

　　我們還是來(lái)看看這個(gè)電路的利與弊吧。

　　Pros:

　　1.比例無(wú)關(guān)的邏輯!由于CLK導(dǎo)致的互補(bǔ)性，這個(gè)電路的輸出是比例無(wú)關(guān)的!

　　2.無(wú)靜態(tài)功耗。很明顯，在理想情況下這個(gè)電路沒(méi)有靜態(tài)通路。

　　3.快!!!這是動(dòng)態(tài)邏輯最主要的特點(diǎn)，理由和偽NMOS邏輯一樣。沒(méi)有了PUN，輸入電容小，自然就快了。

　　4.晶體管數(shù)少。理由同上。

　　怎么樣，動(dòng)態(tài)邏輯很牛吧。不過(guò)它的限制也是很明顯的。

　　Cons:

　　1.易受不理想因素的影響。電容上的電荷常常要受漏電的影響。一個(gè)動(dòng)態(tài)邏輯門(mén)的輸入電容一半在fF(10^-15F)級(jí)別，這么小的電容即使是反偏PN結(jié)的漏電流也會(huì)對(duì)它造成重大影響。如果電容上的電容存不住，自然就會(huì)產(chǎn)生錯(cuò)誤。

　　2.需要復(fù)雜的外電路配合。這主要是CLK信號(hào)的生成。