基于FPGA IP核的線性調(diào)頻信號(hào)脈沖壓縮

2.3 工程軟件仿真

　　利用ModelSim仿真軟件首先對(duì)程序代碼進(jìn)行時(shí)序功能仿真，完成邏輯的綜合與實(shí)現(xiàn)之后再進(jìn)行布局布線后仿真，此時(shí)的仿真已基本接近真實(shí)情況。綜合后的仿真情況如圖7所示，仿真結(jié)果表明軟件運(yùn)行正常，可實(shí)現(xiàn)線性調(diào)頻信號(hào)的脈沖壓縮。

　　2.4 測(cè)試數(shù)據(jù)分析

　　完成程序編制及仿真之后，把軟件加載至FPGA中進(jìn)行全面測(cè)試。通過Chipscope軟件可以采集到A/D之后的I/Q線性調(diào)頻基帶信號(hào)數(shù)據(jù)以及經(jīng)過FPGA處理后的脈壓數(shù)據(jù)，把A/D后采集到的數(shù)據(jù)放在Matlab中進(jìn)行理想的脈沖壓縮，與實(shí)際FPGA的脈壓結(jié)果進(jìn)行對(duì)比。從圖8中可以看出，兩種處理的結(jié)果是一致的，主副瓣比大約都在35 dB左右，主瓣寬度也基本相同。如圖8所示。

　　脈沖壓縮系統(tǒng)軟、硬件調(diào)試完畢之后，通過板上的D/A輸出可以直接監(jiān)測(cè)脈沖壓縮后的I/Q信號(hào)波形，如圖9所示。

　　3 結(jié)語

　　本文主要介紹了一種利用FPGA IP核設(shè)計(jì)線性調(diào)頻信號(hào)脈沖壓縮的方法，通過各種仿真與實(shí)際測(cè)試表明脈沖壓縮結(jié)果正確。這種基于IP核的模塊化設(shè)計(jì)方法非常靈活，參數(shù)的設(shè)置和修改方便，大大縮減了設(shè)計(jì)的開發(fā)周期。需要注意的是，雖然IP核的內(nèi)部結(jié)構(gòu)和實(shí)現(xiàn)功能已經(jīng)固定，但設(shè)計(jì)時(shí)也要結(jié)合算法原理和IP核的自身特點(diǎn)綜合考慮，對(duì)參數(shù)進(jìn)行合理設(shè)置，以便獲得硬件資源和運(yùn)算速度的最優(yōu)化。