基于FPGA IP核的線性調(diào)頻信號脈沖壓縮

2.3 工程軟件仿真

　　利用ModelSim仿真軟件首先對程序代碼進行時序功能仿真，完成邏輯的綜合與實現(xiàn)之后再進行布局布線后仿真，此時的仿真已基本接近真實情況。綜合后的仿真情況如圖7所示，仿真結(jié)果表明軟件運行正常，可實現(xiàn)線性調(diào)頻信號的脈沖壓縮。

　　2.4 測試數(shù)據(jù)分析

　　完成程序編制及仿真之后，把軟件加載至FPGA中進行全面測試。通過Chipscope軟件可以采集到A/D之后的I/Q線性調(diào)頻基帶信號數(shù)據(jù)以及經(jīng)過FPGA處理后的脈壓數(shù)據(jù)，把A/D后采集到的數(shù)據(jù)放在Matlab中進行理想的脈沖壓縮，與實際FPGA的脈壓結(jié)果進行對比。從圖8中可以看出，兩種處理的結(jié)果是一致的，主副瓣比大約都在35 dB左右，主瓣寬度也基本相同。如圖8所示。

　　脈沖壓縮系統(tǒng)軟、硬件調(diào)試完畢之后，通過板上的D/A輸出可以直接監(jiān)測脈沖壓縮后的I/Q信號波形，如圖9所示。

　　3 結(jié)語

　　本文主要介紹了一種利用FPGA IP核設計線性調(diào)頻信號脈沖壓縮的方法，通過各種仿真與實際測試表明脈沖壓縮結(jié)果正確。這種基于IP核的模塊化設計方法非常靈活，參數(shù)的設置和修改方便，大大縮減了設計的開發(fā)周期。需要注意的是，雖然IP核的內(nèi)部結(jié)構(gòu)和實現(xiàn)功能已經(jīng)固定，但設計時也要結(jié)合算法原理和IP核的自身特點綜合考慮，對參數(shù)進行合理設置，以便獲得硬件資源和運算速度的最優(yōu)化。