WIMAX LDPC碼譯碼器的FPGA實現(xiàn)

2.2 重組網(wǎng)絡(luò)的設(shè)計
本設(shè)計所提出的重組網(wǎng)絡(luò)單元結(jié)構(gòu)支持對輸入數(shù)據(jù)個數(shù)為該網(wǎng)絡(luò)輸入輸出端口數(shù)的因子的數(shù)據(jù)序列的循環(huán)移位。該結(jié)構(gòu)由數(shù)據(jù)填充單元和桶形移位寄存器單元構(gòu)成。為支持最大擴(kuò)展因子zmax=96碼長的LDPC碼， 本設(shè)計中桶形移位寄存器單元的輸入輸出數(shù)據(jù)端口數(shù)均為96。填充單元在預(yù)處理階段用并行輸入的z個有效數(shù)據(jù)填充桶形移位寄存器的所有96個輸入端口，第nz+i個端口用第i個有效輸入數(shù)據(jù)填充。其中n=0，1，…，(96/z)-1，i=1，…，z。桶形移位寄存器單元對這96個數(shù)據(jù)根據(jù)輸入的循環(huán)移位值控制信號進(jìn)行循序移位。移位結(jié)束之后，輸出端口的前z個數(shù)據(jù)即為所需的數(shù)據(jù)序列。一個輸人輸出數(shù)據(jù)端口數(shù)均為12的重組網(wǎng)絡(luò)，當(dāng)有效輸入數(shù)據(jù)個數(shù)為6，循環(huán)移位值為3時，數(shù)據(jù)流圖如圖2所示。

每次迭代處理過程中，傳遞給處理器陣列的每個單元處理的變量節(jié)點(diǎn)后驗LLR值是經(jīng)過數(shù)據(jù)重組網(wǎng)絡(luò)循環(huán)移位后的數(shù)據(jù)序列。為使下一次迭代處理時輸入至該單元的數(shù)據(jù)是按原始順序排列的序列[4]，采用了兩個重組網(wǎng)絡(luò)，一個用于將從變量節(jié)點(diǎn)LLR存儲器中的讀出數(shù)據(jù)進(jìn)行重組，另一個用于將處理更新后的LLR后驗數(shù)據(jù)進(jìn)行反重組。為了降低硬件實現(xiàn)的復(fù)雜度，同時減少單次迭代處理所需的時鐘周期，提高譯碼器吞吐率，本設(shè)計將采用一種增量循環(huán)移位的方案[5]。采用該方案，每次對從存儲器中讀出的z個變量節(jié)點(diǎn)后驗LLR信息循環(huán)移位的值是本次該組數(shù)據(jù)所需移位的值與上一次所需移位值的模z的差值。經(jīng)處理器陣列處理更新后的后驗LLR值不經(jīng)過重組網(wǎng)絡(luò)直接存儲至原單元。

2.3 運(yùn)算單元設(shè)計
為使譯碼器能夠支持WIAMX標(biāo)準(zhǔn)中的所有6種碼率， 本文設(shè)計了如圖3所示的基于串行處理的運(yùn)算單元結(jié)構(gòu)。其中alpha 運(yùn)算單元接收以壓縮形式輸入的本超碼的內(nèi)信息ri，0，ri，1，ind_min，sign_j和變量節(jié)點(diǎn)j的后驗LLR信息Pj，根據(jù)式(1)和式(2)計算出qij。qij一路傳遞給alpha緩存單元用于后續(xù)的后驗LLR更新，一路傳遞給TC2SM轉(zhuǎn)換模塊，將以二進(jìn)制補(bǔ)碼表示的qij轉(zhuǎn)換為符號-絕對值的表示形式，并傳遞給超碼內(nèi)信息處理更新單元。該單元每個周期接收一個幅度值和符號值，根據(jù)該幅度值與當(dāng)前最小值min0和次小值min1的比較結(jié)果更新min0，min1，ind_min，將接收到的符號值存儲于寄存器并執(zhí)行模２累加運(yùn)算。當(dāng)對應(yīng)于一個校驗節(jié)點(diǎn)的所有變量節(jié)點(diǎn)信息接收完畢，開始執(zhí)行min0，min1的歸一化操作計算ri，0和ri，1，以及sign_j的更新。該運(yùn)算完成之后開始從alpha緩存單元中順序讀出之前存儲的qij，根據(jù)(6)(7)完成變量節(jié)點(diǎn)后驗LLR值Pj的更新?？刂颇K的作用主要是根據(jù)當(dāng)前超碼校驗節(jié)點(diǎn)的度數(shù)產(chǎn)生計算qij和更新ind_min、Pj時所需的當(dāng)前變量節(jié)點(diǎn)的序號和各個模塊的工作使能信號。為減少控制單元的扇出，本設(shè)計中采用8個運(yùn)算單元共享一個控制單元的模式，整個處理器陣列96個運(yùn)算單元共使用了12個控制單元。

2.4 變量節(jié)點(diǎn)后驗LLR信息的讀取
對WIMAX 標(biāo)準(zhǔn)中碼率為1/2 和2/3B的LDPC碼，通過改變各個超碼的迭代處理順序，可以使得任何兩個相鄰的超碼沒有公共的變量節(jié)點(diǎn)，因此當(dāng)前超碼的處理不用等到前一個超碼迭代處理結(jié)束。在本設(shè)計中，當(dāng)前一個超碼的變量節(jié)點(diǎn)后驗LLR從相應(yīng)的存儲單元讀出完畢一個周期之后即開始讀取當(dāng)前超碼的變量節(jié)點(diǎn)后驗LLR信息。對于其他碼率，通過分析其對應(yīng)的校驗矩陣的特點(diǎn)，發(fā)現(xiàn)同一個變量節(jié)點(diǎn)在前后兩個相鄰超碼中的迭代處理順序最大相差3個周期，如圖4中碼率為2/3的A碼第一個超碼和第二個超碼方框內(nèi)所示的數(shù)字對應(yīng)的一組z個變量節(jié)點(diǎn)，在第一個超碼中的處理順序是第8，在第二個超碼中的處理順序是第5。 又由于從當(dāng)前超碼所有校驗節(jié)點(diǎn)相鄰的變量節(jié)點(diǎn)后驗LLR讀出完畢至第一組z個更新后的后驗LLR輸出之間相差7個時鐘周期， 為了在當(dāng)前超碼處理時用到更新后的變量節(jié)點(diǎn)后驗LLR信息，本設(shè)計在對其他碼率的LDPC碼迭代處理時，當(dāng)前一個超碼對應(yīng)的所有變量節(jié)點(diǎn)讀出完畢10個周期之后開始讀取下一個超碼的變量節(jié)點(diǎn)后驗LLR信息。

3 實現(xiàn)結(jié)果及分析
選擇CycloneII系列的FPGA芯片EP2C70F896C6作為目標(biāo)器件， 編譯綜合后的結(jié)果顯示，該譯碼器共消耗27 077個邏輯單元，最高工作頻率可達(dá)69 MHz，在該工作頻率下，譯碼器對該標(biāo)準(zhǔn)中碼長為2 304的各碼率的LDPC碼譯碼迭代10次時，所需的譯碼周期數(shù)分別為：
1 011、1 686、985、1 520、1 550、1 257，對應(yīng)的譯碼吞吐率分別為：79 Mb/s、63 Mb/s、109 Mb/s、79 Mb/s、78 Mb/s、106 Mb/s，完全能夠滿足WIMAX標(biāo)準(zhǔn)數(shù)據(jù)吞吐率的要求。
在DE2-70開發(fā)板上對所設(shè)計的譯碼器進(jìn)行了硬件測試，測試系統(tǒng)結(jié)構(gòu)如圖5所示。

譯碼數(shù)據(jù)及控制信號產(chǎn)生模塊產(chǎn)生譯碼器工作所需的譯碼數(shù)據(jù)和相關(guān)的控制信號：碼率、碼長、最大迭代次數(shù)、輸入數(shù)據(jù)有效指示信號。譯碼器根據(jù)輸入的數(shù)據(jù)及控制信號進(jìn)行譯碼。譯碼數(shù)據(jù)及控制信號產(chǎn)生模塊中有一個存儲一幀譯碼數(shù)據(jù)的ROM。為了在Quartus2的SignalTap II Logic Analyzer中觀察到譯碼器的輸出信號，該模塊周期性地從ROM中讀取譯碼數(shù)據(jù)和產(chǎn)生相應(yīng)的控制信號。本文對碼率為1/2，碼長為2 304的LDPC碼進(jìn)行了測試。測試中系統(tǒng)工作頻率為50 MHz，邏輯分析儀的采樣時鐘為100 MHz，由輸入的50 MHz信號經(jīng)PLL倍頻得到。得到譯碼器的譯碼輸出波形如圖6所示。圖中hdd_en為輸出有效數(shù)據(jù)指示信號，dout0 ~dout11為譯碼器并行輸出的96 bit數(shù)據(jù)，將該數(shù)據(jù)與原信息序列相比較，結(jié)果完全相同，譯碼器工作正常。

本文設(shè)計實現(xiàn)了一種支持WIMAX標(biāo)準(zhǔn)的碼長、碼率可配置LDPC碼譯碼器，通過設(shè)計一種基于串行工作模式的運(yùn)算單元，實現(xiàn)了對該標(biāo)準(zhǔn)中所有碼率的支持。通過設(shè)計一種基于填充算法的重組網(wǎng)絡(luò)單元實現(xiàn)了對該標(biāo)準(zhǔn)中擴(kuò)展因子為24、32、48、96的4種碼長的支持。采用TDMP-NMS算法，在提高譯碼收斂收率的同時，降低了硬件復(fù)雜度。實驗結(jié)果表明，所設(shè)計的譯碼器在50 Hz的時鐘頻率下工作正常，完全能夠滿足WIMAX 標(biāo)準(zhǔn)數(shù)據(jù)吞吐率的要求。