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基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計實例

作者：時間：2011-05-27 來源：網(wǎng)絡(luò)

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　　4 半整數(shù)分頻器設(shè)計

　　現(xiàn)通過設(shè)計一個分頻系數(shù)為2.5的分頻器給出用FPGA設(shè)計半整數(shù)分頻器的一般方法。該2.5分頻器由模3計數(shù)器、異或門和D觸發(fā)器組成。

圖3 2.5分頻器電路原理圖

　　4.1 模3計數(shù)器

　　該計數(shù)器可產(chǎn)生一個分頻系數(shù)為3的分頻器，并產(chǎn)生一個默認的邏輯符號COUNTER3。其輸入端口為RESET、EN和CLK；輸出端口為QA和QB。下面給出模3計數(shù)器VHDL描述代碼：

　　任意模數(shù)的計數(shù)器與模3計數(shù)器的描述結(jié)構(gòu)完全相同，所不同的僅僅是計數(shù)器的狀態(tài)數(shù)。上面的程序經(jīng)編譯、時序模擬后，在MAX+PLUSII可得到如圖2所示的仿真波形。

分頻器相關(guān)文章:分頻器原理

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關(guān)鍵詞： CPLD FPGA 半整數(shù)分頻器

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