FPGA設(shè)計中關(guān)鍵問題的研究

隨著FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高，其在現(xiàn)代數(shù)字通信系統(tǒng)中的應(yīng)用日漸廣泛。采用FPGA設(shè)計數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計方式之一。在信號的處理和整個系統(tǒng)的控制中，FPGA不但能大大縮減電路的體積，提高電路的穩(wěn)定性，而且其先進的開發(fā)工具使整個系統(tǒng)的設(shè)計調(diào)試周期大大縮短。
本文結(jié)合作者的經(jīng)驗和體會，指出FPGA設(shè)計中的一些難點問題，分析問題產(chǎn)生的原因并給出解決方案，有利于FPGA設(shè)計者少走彎路，在較短的時間內(nèi)掌握FPGA設(shè)計技術(shù)。
１ FPGA設(shè)計流程
FPGA設(shè)計大都采用自頂向下的設(shè)計流程，大體上分為設(shè)計說明書、設(shè)計輸入、綜合、功能仿真(前仿真)、邏輯實現(xiàn)、時序仿真(后仿真)、配置下載等七個步驟。
２ FPGA設(shè)計的核心問題
2.1 時鐘設(shè)計
在任何數(shù)字電路設(shè)計中，可靠的時鐘是非常關(guān)鍵的。時鐘一般可分為全局時鐘、門控時鐘和多級邏輯時鐘等幾種類型。
[i] 2.1.1全局時鐘
[/i] 全局時鐘或同步時鐘是最簡單、可靠的時鐘。
在FPGA設(shè)計中時鐘的最好解決方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計中的每一個時序器件，只要有可能就應(yīng)盡量在設(shè)計項目中采用全局時鐘。FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。在器件中，這種全局時鐘能提供最短的時鐘延時(數(shù)據(jù)輸入到數(shù)據(jù)到達輸出的時間)。
[i] 2.1.2 門控時鐘]
[/i] 在許多應(yīng)用中，都采用外部的全局時鐘是不實際的，通常要用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，每當用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作：
(１)驅(qū)動時鐘的邏輯必須只包含一個'與'門或'或'門；
(２)邏輯門的一個輸入是實際的時鐘，而該邏輯門的所有其它輸入必須是地址或控制線，它們約束時鐘的建立和保持時間。當然也可以將門控時鐘轉(zhuǎn)換成全局時鐘以改善設(shè)計項目的可靠性。
2.1.3 多時鐘系統(tǒng)
許多應(yīng)用要求在同一個FPGA內(nèi)采用多個時鐘，比如兩個異步微處理器之間的接口或微處理器和異步通信通道的接口。由于兩個時鐘信號之間要求一定的建立和保持時間，所以引進了附加的定時約束條件，將某些異步信號同步化。在許多系統(tǒng)中只將異步信號同步化是不夠的，當系統(tǒng)中有兩個或兩個以上非同源時鐘的時候，數(shù)據(jù)的建立和保持時間很難得到保證，最好的解決辦法是將所有非同源時鐘同步化。使用FPGA內(nèi)部的鎖相環(huán)(PLL)模塊是一個很好的方法。如果不用PLL，當兩個時鐘的頻率比是整數(shù)時，同步的方法比較簡單；當兩個時鐘的頻率比不為整數(shù)時，處理方法要復(fù)雜得多。這時需要使用帶使能端的Ｄ觸發(fā)器，并引入一個高頻時鐘來實現(xiàn)。
[i]2.1.4 時鐘歪斜
[/i] 時鐘歪斜是FPGA設(shè)計中最嚴重的問題之一。電路中控制各元件同步運行的時鐘源到各元件的距離相差很大，時鐘歪斜就是在系統(tǒng)內(nèi)不同元件處檢測到有效的時鐘跳變沿所需的時間差異。為了保證各個元件的建立保持時間，歪斜必須足夠小。若歪斜的程度大于從一邊緣敏感存儲器的輸出到下一級輸入的延遲時間，就能使移位寄存器的數(shù)據(jù)丟失，使同步計數(shù)器輸出發(fā)生錯誤，故必須設(shè)法消除時鐘歪斜。減少時鐘歪斜的方法有以下幾種：
(１)采用適當?shù)臅r鐘緩沖器，或者在邊緣敏感器件的輸出與其饋給的任何邊緣敏感器件輸入端之間加入一定的延遲以減小歪斜。
(２)嚴重的時鐘歪斜往往是由于在FPGA內(nèi)的時鐘及其它全局控制線(如復(fù)位線)使負載過重造成的，在信號線上接一串線形緩沖器，使驅(qū)動強度逐步增大，可以消除時鐘歪斜。
(３)在受時鐘控制的部件之后分別接入緩沖器，并在兩個緩沖器輸出端之間接一平衡網(wǎng)絡(luò)。
(４)采用FPGA內(nèi)的ＰＬＬ模塊可以對輸入時鐘進行很好的分頻和倍頻，從而使時鐘歪斜減到最低程度。

2.2毛刺信號及其消除
在組合邏輯電路中，信號要經(jīng)過一系列的門電路和信號變換。由于延遲的作用使得當輸入信號發(fā)生變化時，其輸出信號不能同步地跟隨輸入信號變化，而是經(jīng)過一段過渡時間后才能達到原先所期望的狀態(tài)。這時會產(chǎn)生小的寄生毛刺信號，使電路產(chǎn)生瞬間的錯誤輸出，造成邏輯功能的瞬時紊亂。在FPGA內(nèi)部沒有分布電感和電容，無法預(yù)見的毛刺信號可通過設(shè)計電路傳播，從而使電路出現(xiàn)錯誤的邏輯輸出。
任何組合電路、反饋電路和計數(shù)器都可能是潛在的毛刺信號發(fā)生器。毛刺并不是對所有輸入都有危害，如觸發(fā)器的Ｄ輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并滿足數(shù)據(jù)的建立保持時間，就不會對系統(tǒng)造成危害。而當毛刺信號成為系統(tǒng)的啟動信號、控制信號、握手信號，觸發(fā)器的清零信號(ＣＬＥＡＲ)、預(yù)置信號(ＰＲＥＳＥＴ)、時鐘輸入信號(ＣＬＫ)或鎖存器的輸入信號就會產(chǎn)生邏輯錯誤。任何一點毛刺都可能使系統(tǒng)出錯，因此消除毛刺信號是FPGA設(shè)計中的一個重要問題。毛刺問題在電路連線上是找不出原因的，只能從邏輯設(shè)計上采取措施加以解決。消除毛刺的一般方法有以下幾種：
(１)利用冗余項消除毛刺
函數(shù)式和真值表所描述的是靜態(tài)邏輯，而競爭則是從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過程。因此競爭是動態(tài)過程，它發(fā)生在輸入變量變化時。此時，修改卡諾圖，增加多余項，在卡諾圖的兩圓相切處增加一個圓，可以消除邏輯冒險。但該法對于計數(shù)器型產(chǎn)生的毛刺是無法消除的。
(２)取樣法
由于冒險出現(xiàn)在變量發(fā)生變化的時刻，如果待信號穩(wěn)定之后加入取樣脈沖，那么就只有在取樣脈沖作用期間輸出的信號才能有效。這樣可以避免產(chǎn)生的毛刺影響輸出波形。
(３)吸收法
增加輸出濾波，在輸出端接上小電容Ｃ可以濾除毛刺，如圖３所示。但輸出波形的前后沿將變壞，在對波形要求較嚴格時，應(yīng)再加整形電路，該方法不宜在中間級使用。

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(４)延遲辦法
因為毛刺最終是由于延遲造成的，所以可以找出產(chǎn)生延遲的支路。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。但有時隨著負載增加，毛刺會繼續(xù)出現(xiàn)，因而這種方法也是有局限性的。而且采用延遲線的方法產(chǎn)生延遲更會由于環(huán)境溫度的變化而使系統(tǒng)變不可靠。
(５)鎖存辦法
當計數(shù)器的輸出進行相'與'或相'或'時會產(chǎn)生毛刺。隨著計數(shù)器位數(shù)的增加，毛刺的數(shù)量和毛刺的種類也會越來越復(fù)雜。
當FPGA輸出有系統(tǒng)內(nèi)其它部分的邊沿或電平敏感信號時，應(yīng)在輸出端寄存那些對險象敏感的組合輸出。對于異步輸入，可通過增加輸入寄存器確保滿足狀態(tài)機所要求的建立和保持時間。對于一般情況下產(chǎn)生的毛刺，可以嘗試用Ｄ觸發(fā)器來消除。但用Ｄ觸發(fā)器消除時，有時會影響到時序，需要考慮很多問題。所以要仔細地分析毛刺產(chǎn)生的來源和毛刺的性質(zhì)，采用修改電路或其它辦法來徹底消除。

2.3 FPGA中的延時設(shè)計
當需要對電路中的某一信號作一段延時時，可在信號后串接一些'非門'或其它門電路。但在FPGA中，開發(fā)軟件會在綜合設(shè)計時將這些門當作冗余邏輯去掉，達不到延時的效果。用ＡＬＴＥＲＡ公司的ＭＡＸＰＬＵＳＩＩ開發(fā)FPGA時，可以通過插入ＬＣＥＬＬ原語或調(diào)用延時線模塊來產(chǎn)生一定的延時。但這樣形成的延時在FPGA芯片中并不穩(wěn)定，會隨溫度等外部環(huán)境的改變而改變，這樣會影響FPGA的性能。因此，可以用高頻時鐘來驅(qū)動一移位寄存器，需要延時的信號作為數(shù)據(jù)輸入，按所需延時正確設(shè)置移位寄存器的級數(shù)，移位寄存器的輸出即為延時后的信號。此方法產(chǎn)生的延時信號有誤差，誤差大小由高頻時鐘的周期來決定。對于數(shù)據(jù)信號的延時，在輸出端用數(shù)據(jù)時鐘對延時后的信號重新采樣，就可以消除誤差。當然，當所需延時較長時，這樣做比較浪費資源。此外，用ＶＨＤＬ語言進行FPGA設(shè)計時，不能用ａｆｔｅｒ語句來實現(xiàn)延時，因為目前的綜合工具還不能做到如此精確的延時，即程序中的ａｆｔｅｒ語句不能被綜合。

2.4FPGA中的同步電路設(shè)計
2.4.1 同步電路與異步電路
異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘ＣＬＫ，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如Ｄ觸發(fā)器，當上升延到來時，寄存器把Ｄ端的電平傳到Ｑ輸出端。 下面介紹一下建立保持時間的問題。建立時間(ｔｓｕ)是指在觸發(fā)器的時鐘上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間(ｔｈ)是指在觸發(fā)器的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立時間和保持時間的要求，否則電路就會出現(xiàn)邏輯錯誤。
例如，從Ｄ觸發(fā)器的Ｑ輸出端直接饋給另一觸發(fā)器的Ｄ輸入端時，第一個Ｄ觸發(fā)器能滿足建立保持時間，但是到第二個Ｄ觸發(fā)器的延遲就可能不足以滿足第二個觸發(fā)器對保持時間的要求，此時就會出現(xiàn)邏輯錯誤，當時鐘出現(xiàn)歪斜時錯誤更加嚴重。解決辦法是在第一個觸發(fā)器Ｑ端加一緩沖器，如圖７所示。這樣就能滿足第二個觸發(fā)器的時序要求。另外還可采用一個低驅(qū)動強度的源Ｄ型觸發(fā)器而不加緩沖來解決，高的相對扇出有助于改進保持時間。
同步數(shù)字電路系統(tǒng)在當今是占絕對優(yōu)勢的，工程師常用它設(shè)計所有能想象到的數(shù)字電路，其頻率可以從直流到幾ＧＨｚ。同步電路與異步電路相比有以下優(yōu)點:
(１)同步電路能在溫度、電壓、過程等參數(shù)變化的情況下保持正常的工作，而異步電路的性能通常和環(huán)境溫度、工作電壓以及生產(chǎn)過程有關(guān)。
(２)同步電路具有可移植性，易于采用新技術(shù)或更先進的技術(shù)，而異步電路很難重用和維護。
(３)同步電路能簡化兩個模塊之間的接口，而異步電路需要握手信號或令牌標記才能確保信號的完整性。
(４)用Ｄ觸發(fā)器或寄存器設(shè)計同步電路，可以消除毛刺和同步內(nèi)部歪斜的數(shù)據(jù)。而異步電路就沒有這個優(yōu)點，且很難進行模擬和排錯，也不能得到很好的綜合。
同步電路也有缺點，因為需要時序器件，它與異步電路相比將會消耗更多的邏輯門資源。雖然異步電路速度較快且電源消耗較少，但由于現(xiàn)在的FPGA芯片已做到幾百萬門，故不必太在意這一點。筆者建議盡量避免用異步電路而采用同步電路進行設(shè)計。

2.4.2 用流水線技術(shù)提高同步電路的速度
同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間內(nèi)處理的數(shù)據(jù)量就愈大。

Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達觸發(fā)器輸出端的延時時間；Ｔｄｅｌａｙ是組合邏輯的延時；Ｔｓｅｔｕｐ是Ｄ觸發(fā)器的建立時間。假設(shè)數(shù)據(jù)已被時鐘打入Ｄ觸發(fā)器，那么數(shù)據(jù)到達第一個觸發(fā)器的Ｑ輸出端需要的延時時間是Ｔｃｏ，經(jīng)過組合邏輯的延時時間為Ｔｄｅｌａｙ，然后到達第二個觸發(fā)器的Ｄ端，要希望時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘的延遲必須大于Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，也就是說最小的時鐘周期Ｔｍｉｎ＝Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，即最快的時鐘頻率Ｆｍａｘ＝１／Ｔｍｉｎ。FPGA開發(fā)軟件也是通過這種方法來計算系統(tǒng)最高運行速度Ｆｍａｘ。因為Ｔｃｏ和Ｔｓｅｔｕｐ是由具體的器件工藝決定的，故設(shè)計電路時只能改變組合邏輯的延時時間Ｔｄｅｌａｙ，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的Ｎ塊，通過適當?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時鐘，就可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂'流水線'技術(shù)的基本設(shè)計思想，即原設(shè)計速度受限部分用一個時鐘周期實現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用Ｎ個時鐘周期實現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計會在原數(shù)據(jù)通路上加入延時，另外硬件面積也會稍有增加。

３ FPGA設(shè)計應(yīng)注意的其它問題
(１)所有的狀態(tài)機輸入，包括復(fù)位、置位信號，都要用同步信號。所有的狀態(tài)機輸出都要用寄存器寄存輸出。注意在狀態(tài)機設(shè)計中不要出現(xiàn)死鎖狀態(tài)。
(２)要用寄存器和觸發(fā)器設(shè)計電路，盡量不要用鎖存器，因它對輸入信號的毛刺太敏感。如果堅持用鎖存器設(shè)計必須保證輸入信號絕對沒有毛刺，且滿足保持時間。
(３)設(shè)計譯碼邏輯電路時必須十分小心，因為譯碼器和比較器本身會產(chǎn)生尖峰，容易產(chǎn)生毛刺，把譯碼器或比較器的輸出直接連到時鐘輸入端或異步清除端，會造成嚴重的后果。
(４)應(yīng)該盡量避免隱含ＲＳ觸發(fā)器的出現(xiàn)。一般要控制輸出被直接反饋到輸入端，采用反饋環(huán)路會出現(xiàn)隱含ＲＳ觸發(fā)器，其對輸入尖峰和假信號很敏感，輸入端有任何變化都有可能使輸出值立刻改變，此時易造成毛刺的產(chǎn)生，導(dǎo)致時序的嚴重混亂。一旦具有隱含的ＲＳ觸發(fā)器，加鎖存器消除毛刺是不能解決問題的。此時只有通過全面修改電路來從根本上解決。
(５)每一個模塊中只用一個時鐘，避免使用多時鐘設(shè)計，同時避免使用主時鐘分頻后的二次時鐘作為時序器件的時鐘輸入，因為二次時鐘相對于一次時鐘可能存在過大的時鐘歪斜。對所有模塊的輸入時鐘、輸入信號、輸出信號都用Ｄ觸發(fā)器或寄存器進行同步處理，即輸出信號直接來自觸發(fā)器或寄存器的輸出端。這樣可以消除尖峰和毛刺信號。不論是控制信號還是地址總線信號、數(shù)據(jù)總線信號，都要采用另外的寄存器，以使內(nèi)部歪斜的數(shù)據(jù)變成同步的數(shù)據(jù)。這些表面上看似乎無用的操作可以大大提高電路系統(tǒng)的性能。
(６)應(yīng)該盡量避免使用延遲線，因它對工藝過程的變化極為敏感，會大大降低電路的穩(wěn)定性和可靠性，并將為測試帶來麻煩。
(７)大部分FPGA器件都為時鐘、復(fù)位、預(yù)置等信號提供特殊的全局布線資源，要充分利用這些資源。這樣可以減少電路中的毛刺并且大大提高設(shè)計電路的性能。
(８)不要試圖用ＨＤＬ語言去綜合ＲＡＭ、ＲＯＭ或ＦＩＦＯ等存儲模塊。當前的綜合工具主要用于產(chǎn)生邏輯電路，如需要用這些模塊，直接調(diào)用或例化相應(yīng)的宏單元即可。
(９)注意仿真結(jié)果和實際綜合的電路的不一致性。無論是時序電路還是異步邏輯電路，其行為與其仿真器結(jié)果都是不完全一樣的。特別是異步邏輯電路，仿真結(jié)果將會隱藏競爭冒險和毛刺現(xiàn)象，與實際行為相差較遠。故在FPGA設(shè)計中，對每一個邏輯門、每一行ＶＨＤＬ(Ｖｅｒｉｌｏｇ)語言，必須完全理解，不要期望仿真器替你找到錯誤。一個好的設(shè)計工程師要知道怎樣通過修改設(shè)計來提高電路性能，而不把責(zé)任歸咎于所使用的軟件。

使用FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間、減少PCB面積、提高系統(tǒng)的可靠性。它的這些優(yōu)點使得FPGA技術(shù)得到飛速的發(fā)展，已經(jīng)在通信、電子、信號處理、工業(yè)控制等領(lǐng)域被廣泛應(yīng)用。隨著FPGA容量的增加，SOPC(對信號的處理和整個系統(tǒng)的控制)的應(yīng)用時代即將到來。SOPC既有嵌入處理器、I/O電路和大規(guī)模嵌入存儲器，也有CPLD／FPGA，用戶可以選擇。同時也可以選擇PLD公司提供的FPGA IP內(nèi)核。使用IP核能保證系統(tǒng)級芯片的開發(fā)效率、質(zhì)量，并能大大縮短產(chǎn)品開發(fā)時間。因此，F(xiàn)PGA已成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。本文對FPGA設(shè)計中的關(guān)鍵問題進行了研究，提出了設(shè)計中影響系統(tǒng)可靠性的主要問題和解決方案，希望對FPGA設(shè)計者有一定的參考作用。