一種基于FPGA的多時鐘片上網(wǎng)絡研究與設計

　　2.3 交叉點矩陣

　　設計一個多路交叉點矩陣， 目的是為了減少面積的使用。而另一種設計是支持復分解虛擬通道的交叉點連接。后一種方法，產生高網(wǎng)絡吞吐量，但要增加一個重要的復雜性開關。交叉點支持并行連接，以及被用于通過中央仲裁器支持多個信號同時請求。并非所有的交叉點連接都是使用XY 路由算法。經(jīng)過邏輯優(yōu)化，如圖2 所示設計中實施簡單的4 和2 輸入多路復用器開關（分別是L、N、S、E 以及W 端口）。上述優(yōu)化方案減少了交叉點面積，使其使用的切片只有32 片。因此，達到路由器面積顯著減小的目的。

　　圖2 交叉點矩陣

　　輸入端口的分配方式將采用簡單的Round-robin仲裁機制。對上一次接收過的或沒有用到的端口將給予最低優(yōu)先級，并排在隊列的最末端。將通過以下的方式提高路由器的性能：

　?。?）降低中央仲裁器的邏輯復雜度；

　?。?）盡量集中仲裁器，以減少req/grant 信號的數(shù)量。

　　在設計中減少邏輯復雜度以及布線， 從而減少數(shù)據(jù)堵塞，達到提高性能以及減低功耗的效果。

　　3 性能分析

　　利用Virtex-4 系列中XC4VLX100-11[4]設備進行設計， 利用Xilinx ISE 8.2i 進行綜合布局布線。使用ModelSim 6.1c[5]驗證所設計的功能。設置了單一時鐘和多時鐘進行了模擬，分析多時鐘片上網(wǎng)絡的性能。由于路由器是直接連接到內核， 所以沒必要考慮片與片之間的延時而去估計最高的頻率。所設計是由一個路由功能模塊（RFM）執(zhí)行[6]，用以準確地估計工作頻率，基本路由器的單機版工作頻率可到達357MHz。因此8bits 通道的路由器的吞吐量最高可達2.85Gbits/s。在所設計的路由器中， 頭數(shù)據(jù)片前進到下一個節(jié)點，而剩下的數(shù)據(jù)片以流水線方式流通。在計劃中，網(wǎng)絡延時僅僅與路徑長度H（跳躍點數(shù)量）有關。在信道爭用的情況下，網(wǎng)絡延時L 可以用以下方式計算：

　　L = 7×H + B/w （1）

　　公式（1）中，B 是數(shù)據(jù)包的字節(jié)數(shù)，w 是每個時鐘周期轉換的字節(jié)數(shù)。參數(shù)7 是在多時鐘片上網(wǎng)絡路由器中安裝在每個路由器跳延遲支付。這個延時是因為基于數(shù)據(jù)包中的頭數(shù)據(jù)片的解碼和仲裁執(zhí)行所導致的。