基于FPGA的仿真系統(tǒng)數(shù)據(jù)采集控制器IP核設(shè)計(jì)

　　4 仿真與驗(yàn)證

　　本文選用Altera公司的Cyclone系列的EP1C12240C8器件，并在Quartus7.2環(huán)境下采用VHDL語(yǔ)言實(shí)現(xiàn)前述IP 核的方案設(shè)計(jì)。IP核設(shè)計(jì)完成后，利用SoPC Builder對(duì)其進(jìn)行功能仿真和時(shí)序分析。在仿真測(cè)試中，以按鍵模擬實(shí)際開關(guān)動(dòng)作；以數(shù)碼顯示器數(shù)值變化模擬實(shí)際儀器儀表或傳感器動(dòng)作，分別對(duì)該IP核的發(fā)送和接收功能進(jìn)行仿真測(cè)試。

　　本IP核發(fā)送功能仿真測(cè)試所得波形如圖7所示。系統(tǒng)的時(shí)鐘允許信號(hào)ClockEna有效后，系統(tǒng)寄存器有效信號(hào)MemoEna及寄存器讀信號(hào)MemoRd相繼變?yōu)橛行В到y(tǒng)在IP 核處理邏輯給出發(fā)送信號(hào)SdEna之后開始發(fā)送寄存器中讀出的數(shù)據(jù)。在此過(guò)程中，不斷檢測(cè)發(fā)送完成信號(hào)DataEND及超時(shí)控制信號(hào)Timechip，如DataEND有效則停止發(fā)送，如前述兩信號(hào)同時(shí)有效或直到Timechip信號(hào)變?yōu)橛行В瑒t停止本次發(fā)送，向IP 核處理邏輯反饋重發(fā)信號(hào)Retry。同理，IP 核接收功能仿真測(cè)試所得波形如圖8所示。通過(guò)分析波形可以得出，IP 核處理過(guò)程與前述功能邏輯設(shè)計(jì)一致。

　　本文提出了一種數(shù)據(jù)采集與控制系統(tǒng)軟IP核的設(shè)計(jì)方案，對(duì)其采用VHDL語(yǔ)言描述實(shí)現(xiàn)，并進(jìn)行了功能仿真測(cè)試。經(jīng)測(cè)試證明，該方案能滿足設(shè)計(jì)要求，且成本較低，處理邏輯簡(jiǎn)單，可方便地移植到多種大型的工業(yè)模擬仿真系統(tǒng)中，應(yīng)用前景廣泛。

　　參考文獻(xiàn)

　　[1] 郭齊勝，董志明，單家元.系統(tǒng)仿真[M].北京：國(guó)防工業(yè)出版社，2006：24-26.

　　[2] ZHANG L，LIN Q，GAY R，et al.An autonomous decentralized multi-server framework for large scale collaborative virtual environment[J].International Journal of Image and Graphics. 2007，7(2)：353-375.

　　[3] 葛晨陽(yáng).基于IP核開發(fā)模式的高校集成電路設(shè)計(jì)發(fā)展策略研究[J].中國(guó)集成電路，2008(8)：22-26.

　　[4] LUO Y B，ONG S K，CHEN D F，et al.An internet-enabled image and model based virtual machining system[J]. International Journal of Production Research，2002，40(10)：2269-2288.

　　[5] 吳婷，王敏，周程，等.基于SoPC技術(shù)的核信息遠(yuǎn)程采集系統(tǒng)[J].電子技術(shù)應(yīng)用，2006，32(3)：87-89.

　　[6] 譚華，古天龍.Avalon片上總線協(xié)議的形式化建模與模型檢驗(yàn)分析[J].桂林電子科技大學(xué)學(xué)報(bào)，2009，29(2)：96-100.

　　[7] 廖艷，陳利學(xué)，賴春紅，等.基于FPGA的等精度頻率計(jì)IP Core設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2007，33(12)：21-23.

　　[8] 章世華，鄒麗麗，董湘麟，等.智能卡控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2009，35(2)：46-48.