基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路的設(shè)計

　　這樣，如果輸入的窄脈沖在時鐘脈沖的前半周期內(nèi)到達，則由D6、D7、D8組成的脈寬控制電路先開始計數(shù)；如果輸入的窄脈沖在時鐘脈沖的后半周期內(nèi)到達，則由D2、D3、D4組成的脈寬控制電路先開始計數(shù)。由于上下兩個脈寬控制電路的時間計數(shù)值是相同的，故先計數(shù)則先結(jié)束，后計數(shù)則后結(jié)束。兩者之差為半個時鐘周期值。展寬脈沖信號的寬度，始于輸入窄脈沖的前沿，而止于兩個脈寬控制電路中最早結(jié)束定時計數(shù)的那個計數(shù)器的進位脈沖所產(chǎn)生的"清零"脈沖信號。因此，不管輸入窄脈沖信號的前沿與時鐘脈沖的相對時間關(guān)系如何，其輸出展寬脈沖的寬度為脈寬控制電路的時間計數(shù)值與輸入窄脈沖的前沿加上時鐘脈沖的前沿或后沿之差。盡管脈寬控制計數(shù)電路的時鐘脈沖周期沒有改變，但由于輸入窄脈沖的前沿與控制計數(shù)電路時鐘脈沖上升沿的最大時差只有半個時鐘脈沖周期(注意：時鐘脈沖信號的占空比為1:1)，故展寬脈沖信號的寬度誤差小于＂+＂或"-"半個時鐘脈沖周期。圖4是圖3所示電路的時序仿真波形圖。

　　從時序仿真波形圖中可以看到，前、后兩個輸入窄脈沖的前沿與對應(yīng)的 展寬脈沖信號的前沿之間的延遲時間是一樣的。而展寬脈沖信號的后沿總是與兩個脈寬控制計數(shù)電路中最先結(jié)束計數(shù)的那個計數(shù)器的進位脈沖所產(chǎn)生的"清零" 脈沖信號相對應(yīng)的。從而證實了采用圖3所示電路所產(chǎn)生的脈沖信號的寬度精確度較圖1所示之電路幾乎提高一倍。在外部條件不變的情況下，提高展寬脈沖信號精度的方法有多種，這里不再一一例舉。

　　在CPLD器件中，可以將輸入的窄脈沖展寬；當然，亦可以將輸入的寬脈沖變窄；或使其具有象54HC123單穩(wěn)態(tài)觸發(fā)器那樣的延時和可重觸發(fā)功能。用CPLD器件可以實現(xiàn)常用單穩(wěn)態(tài)電路的功能；用FPGA器件，同樣可以實現(xiàn)上述功能。采用何種器件何種方法，主要看電路設(shè)計的技術(shù)指標，設(shè)計者所具有的設(shè)計環(huán)境和周圍電路中所使用器件的類型?？傊?，隨著大規(guī)模集成電路產(chǎn)品性能的不斷提高、體積的不斷減小和成本的不斷降低，基于CPLD器件設(shè)計的單穩(wěn)態(tài)電路的性能將大大提高，這種單穩(wěn)態(tài)電路的應(yīng)用亦將越來越廣泛。