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          基于FPGA的DDR內(nèi)存條的控制研究與設(shè)計
          
						
          
				作者：
				時間：2010-07-06
				來源：網(wǎng)絡(luò)
				
				
				
				
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          　　2 內(nèi)存條電路設(shè)計
          　　由于DDR SDRAM采用的時鐘頻率較高，加上DDRSDRAM的數(shù)據(jù)率為時鐘速率的兩倍，DDR SDRAM對時鐘質(zhì)量的要求很高，必須保證時鐘上升沿的時間小于5％的時鐘周期。DDR SDRAM的數(shù)據(jù)線與相對應(yīng)的數(shù)據(jù)采樣信號(DQS)的長度要盡量相等，來保證數(shù)據(jù)的采樣窗口盡量要大一些。由于信號質(zhì)量要求高，我們將所有的信號線都采用微電線和帶狀線來傳輸。使用FPGA和內(nèi)存條的IBIS模型進行仿真來保證設(shè)計中信號的完整性，我們將信號分為3類，第一類，由FPGA到DDR SDRAM的時鐘差分信號；第二類，由FPGA到DDR SDRAM的控制線；第三類，F(xiàn)PGA與DDR SDRAM之間的雙向傳輸線。對三類IBIS模型的herperlinx仿真如圖4：
          　　通過仿真我們可以確定3類信號線中帶狀線和微帶線板厚，銅厚，以及信號線的線寬，線長等參數(shù)。 
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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            			            FPGA
                        DDR
                        內(nèi)存
                        SDKAM
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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