用EDA設計全數(shù)字三相昌閘管觸發(fā)器IP軟核

　　IP(Intellectual Propcrty)就是常說的知識產(chǎn)權。美國Dataquest咨詢公司將半導體產(chǎn)業(yè)的IP定義為用于ASIC、ASSP和PLD等當中，并且是預先設計好的電路模塊。IP核模塊有行為(Behavior)、結(jié)構(gòu)(Structure)和物理(Physical)_三級不同程度的設計。根據(jù)描述功能行為的不同，IP核分為三類。即軟核(Soft IP Corc)、完成結(jié)構(gòu)描述的固核(Firm IP Core)和基于物理描述并經(jīng)過工藝驗證的硬核(Hard IP Core)。IP軟核通常是用HDL文奉形式提交給用戶，它經(jīng)過RTL級設計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級設計網(wǎng)表，并可以進行后續(xù)的結(jié)構(gòu)設計，具有很大的靈活性；借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導體工藝，設計成具有不同性能的器件。本文利用先進的EDA軟件，用VHDL硬件描述語言采用自頂向下的模塊化設計方法，完成了具有相序自適應功能的雙脈沖數(shù)字移相觸發(fā)器的IP軟核設計。

　　1 三相全控橋整流電路

　　如圖1所示，三相全控橋整流電路由6只晶閘管組成。共陰極組側(cè)和共陽級組側(cè)的各3只晶閘管相互換流，在電源的一個周期內(nèi)獲得6次換流的脈動波形。三相全控橋整流電路在任何時刻必須保證有兩個不同組別的晶閘管同時導通才能構(gòu)成回路。換流只在本組內(nèi)進行，每隔120°換流一次。由于共陰級組與共陽級組的換流點相隔60°，所以每隔60°有一個元件換流。同組內(nèi)各晶閘管的觸發(fā)脈沖相位差為120°，接在同一相的兩個元件的觸發(fā)脈沖相位差為180°，而相鄰兩脈沖的相位差是60°。

　　2 IP軟核設計

　　2.1 觸發(fā)脈沖輸出設計思路

　　本設計的觸發(fā)脈沖移相是以三相的自然換相點為基準的，三相電源U、V、W輸入經(jīng)過兩兩相減并整流以后得到周期為20 ms、相位差為120°的三路方波A、B、C(如圖2所示)，作為頂層模塊的同步輸入。分析觸發(fā)脈沖可以發(fā)現(xiàn)，不管移相觸發(fā)角為多少，以A相的過零點作為同步點，則從同步點開始的一個周期360°內(nèi)，必然產(chǎn)生6次輸出脈沖。本設計采用雙窄脈沖，每次有兩路輸出。6個晶閘管的觸發(fā)分別由A、B、C的正、負電平周期內(nèi)進行延時。例如：A的正電平周期內(nèi)，以A的上升沿為起始點，經(jīng)過由移相角決定的延時后，發(fā)出VTl的觸發(fā)脈沖；在雙窄脈沖應用中，同時發(fā)出VT6的觸發(fā)脈沖。觸發(fā)脈沖時序圖如圖3昕示。

　　可以實現(xiàn)從自然換相點開始0°～180°的延時，設計思路簡單直觀，而通常設計則須區(qū)分不同的移相范圍。在外部輸入6MHz的時鐘時，可以實現(xiàn)精度為O．003°的移相，同時還可實現(xiàn)相序自適應。