FPGA技術(shù)在雷達信號模擬器中的應用

　　2.1 完全DDS內(nèi)核

　　完全DDS內(nèi)核的組成框圖如圖2所示。完全DDS核包括頻率累加器、相位累加器、相位偏移累加器、波形存儲器、相位選擇開關(guān)等部分。頻率累加器在產(chǎn)生線性調(diào)頻信號時控制頻率增量的大??；相位累加器和普通的DDS中的相位累加器功能相同，其輸入為頻率控制字，決定輸出信號的頻率；相位偏移累加器用于產(chǎn)生相位編碼信號，其相位偏移字根據(jù)需要可以有多種，但必須有一種相位偏移為0°；正弦表用于存儲數(shù)字正弦波，為了減小波形存儲容量，正弦表中只存儲了1/4個周期的正弦波信號，通過邏輯控制實現(xiàn)全周期正弦波信號的產(chǎn)生。

　　完全DDS內(nèi)核的工作原理與普通DDS芯片的工作原理大致相同，只不過在產(chǎn)生不同調(diào)制樣式信號時取舍不同。由于相位/ 幅度轉(zhuǎn)換表中存放的是正弦信號，因此模塊只輸出受到不同調(diào)制的正弦信號。如果將相位/ 幅度轉(zhuǎn)換表做成內(nèi)容可修改的雙端口RAM結(jié)構(gòu)，則該模塊也能產(chǎn)生特殊樣式的周期信號?；谕耆獶DS核的信號產(chǎn)生方法其優(yōu)點是預存波形的點數(shù)不變，輸出信號的頻率僅由頻率控制字和系統(tǒng)時鐘決定，三者之間的關(guān)系如上節(jié)DDS基本原理描述的關(guān)系。

　　如前所述，DDS輸出信號存在雜散頻譜。引起雜散頻譜的原因主要有相位截斷效應、波形幅度量化誤差和DAC的非理想特性。由于本系統(tǒng)采用單獨的DAC芯片，這里只討論前兩種因素對信號質(zhì)量的影響。

　　為了得到高的頻率分辨率，相位累加器位數(shù)一般較大，而在DDS設計中，為了節(jié)省波形存儲器的容量，人們希望在不引入過多干擾的情況下盡可能多地截去相位累加器的低有效位B。故相位累加器的N位輸出中只有高A位去尋址只讀存儲器，從而產(chǎn)生了相位截斷誤差。根據(jù)相關(guān)分析，相位截斷將引起周期性非諧波雜散，其譜曲線“成對”出現(xiàn)，“成對”譜線出現(xiàn)的間隔為fc/2B。通常采用Wheatley相位抖動注入法消除這種雜散，在每次相位累加器溢出之時，高頻脈沖產(chǎn)生一個0~(K-1)的隨機數(shù)Kn，加到相位累加器的寄存器值上，使相位累加器的溢出不總是比理想的溢出推后，而是隨機地提前，從而打破了周期性。這種方法對去除雜散非常有效，但所付出的代價是產(chǎn)生了寬頻帶相位噪聲，但這種寬頻帶相位噪聲比雜散更容易濾除。

　　由于ROM存儲的波形樣點的幅度編碼由有限位二進制數(shù)表示,這樣DDS的輸出波形就存在幅度量化誤差，僅從量化觀點看，設正弦波的樣點值用D位二進制碼來表示,則信號功率與量化噪聲總功率之比為6D dB?？梢姡攘炕男旁氡入S著D的增加而提高。為了在低比特DAC情況下能夠采用隨機化幅度抖動注入法獲得更高的信號質(zhì)量，在DAC的輸入數(shù)據(jù)被截斷成M bit之前，給正弦查詢表輸出的D bit數(shù)據(jù)加上一個隨機數(shù),這個隨機數(shù)的范圍是0~(2D-M-1)，如圖3所示。

　　通過對一個有5 bit DAC的隨機化幅度抖動注入DDS的頻譜和兩個分別有5 bit和11 bit DAC的普通正弦輸出DDS的頻譜的比較，隨機化幅度抖動注入DDS雜散的電平比起帶有相同分辨力DAC的普通DDS雜散的電平至少低10 dB，而與有11 bit DAC的普通正弦輸出DDS的雜散的電平差不多。尤其值得注意的是，一直出現(xiàn)在正弦輸出DDS載波附近的雜散譜線在隨機化幅度抖動注入DDS輸出頻譜中被消除掉了[5]。