Simulink軟件平臺(tái)仿真LUTs技術(shù)實(shí)現(xiàn)NCOs

　　來(lái)自某位的抽頭，可以組合為一個(gè)矢量生成該位的抖動(dòng)。實(shí)際實(shí)現(xiàn)時(shí)，可以采用較長(zhǎng)的移位寄存器。移位寄存器越長(zhǎng)，則輸出的抖動(dòng)越接近隨機(jī)的性質(zhì)。

　　下面分析相位加抖數(shù)據(jù)位數(shù)d對(duì)SFDR的影響。圖7～圖9分別為d=b-3，b+3，b三種情況的仿真波形，其中b為累加器控制字小數(shù)部分的位數(shù)。

　　加抖位數(shù)d=6-3時(shí)，僅對(duì)整數(shù)位產(chǎn)生0～1／8的影響。此時(shí)將SFDR提高了1 dB?？梢?，增加過(guò)少位數(shù)的抖動(dòng)，僅對(duì)相位的截?cái)嘤泻苄〉挠绊?，?duì)改變雜波極為有限。

　　加抖位數(shù)d=b+3時(shí)，可以對(duì)整數(shù)位產(chǎn)生0～8的影響。此時(shí)將SFDR提高了9 dB。但同時(shí)可以看到，由于增加抖動(dòng)的位數(shù)過(guò)多，雖然消除了雜波，但同時(shí)也提高了整個(gè)頻譜的噪聲電平。

　　加抖位數(shù)d=b時(shí)，可以對(duì)整個(gè)整數(shù)位產(chǎn)生0～1影響。此時(shí)將SFDR提高到106 dB。同時(shí)可以看到，由于增加抖動(dòng)的位數(shù)恰當(dāng)，既消除了雜波，又提高了整個(gè)頻譜的噪聲電平。

　　在用FPGA實(shí)現(xiàn)NCOs時(shí)，通過(guò)相位加噪可以提高整個(gè)輸出頻率的SFDR性能。但從圖3，圖6比較可以看出，在整個(gè)電路中串入了加法器，且關(guān)鍵路徑包含了兩個(gè)部分Dithering和NCOs的加法器，因而限制了整個(gè)設(shè)計(jì)的最大時(shí)鐘頻率。

　　3 結(jié) 語(yǔ)

　　NCOs在數(shù)字通訊中起著非常重要的作用，在FPGA實(shí)現(xiàn)時(shí)，它可以由一個(gè)累加器和一個(gè)輸出頻率由步長(zhǎng)定義的正弦波查找表的數(shù)字硬件構(gòu)成。 SFDR是表明合成正弦波譜純度性能的參數(shù)。仿真證明，在NCOs累加器輸出的相位中加入抖動(dòng)，以提高SFDR性能，是一種簡(jiǎn)單有效、低成本的方法。