基于FPGA的高速數(shù)字隔離型串行ADC及應(yīng)用

　　1．引言

　　目前，逆變器在很多領(lǐng)域有著越來(lái)越廣泛地應(yīng)用。對(duì)逆變器的研究具有十分重要的意義和廣闊的工程應(yīng)用前景。常見(jiàn)逆變技術(shù)的控制方法大致分為開環(huán)控制的載波調(diào)制方法和閉環(huán)控制的跟蹤控制方法。跟蹤控制方法屬于閉環(huán)控制，閉環(huán)反饋中的檢測(cè)環(huán)節(jié)需要與高壓主電路相互隔離，避免高壓側(cè)電磁噪聲對(duì)控制電路的竄擾。高性能的跟蹤型逆變器對(duì)反饋量的實(shí)時(shí)性要求很高，因此要求反饋環(huán)節(jié)具有高速隔離傳輸模擬信號(hào)的能力。

　　目前，最常用的隔離技術(shù)可以分為線性隔離和數(shù)字隔離。線性隔離器存在溫度漂移、線性度差，魯棒性弱的問(wèn)題，很難滿足寬頻帶高精度的隔離傳輸要求。在現(xiàn)代跟蹤控制用逆變器領(lǐng)域中大多采用數(shù)字化控制，如果在高壓側(cè)將模擬量變成數(shù)字量，再通過(guò)高速隔離芯片傳輸數(shù)字量，則既避免了模擬量隔離傳輸所存在的問(wèn)題，又滿足數(shù)字化控制的要求。因此，本文研究設(shè)計(jì)了一種基于高速隔離芯片的高速串行隔離型ADC。該數(shù)字隔離型ADC頻帶寬，延時(shí)小，穩(wěn)定性高并且電路結(jié)構(gòu)簡(jiǎn)單。利用FPGA作為控制器，很好地實(shí)現(xiàn)了模數(shù)轉(zhuǎn)換和隔離傳輸。

　　2．隔離模塊基本工作原理

　　2.1 工程背景介紹

　　如圖(1)所示為基于RC檢測(cè)的跟蹤控制原理框圖。FPGA通過(guò)高速隔離芯片控制高速串行ADC，將電容電壓實(shí)時(shí)地轉(zhuǎn)換成數(shù)字量，通過(guò)隔離芯片把數(shù)字量讀回到FPAG。通過(guò)這個(gè)高速隔離型ADC，即圖(1)中虛線框中的部分，實(shí)時(shí)采樣跟蹤電壓波形，根據(jù)特定的跟蹤控制算法產(chǎn)生相應(yīng)的SPWM控制信號(hào)驅(qū)動(dòng)半橋主電路。假設(shè)逆變單元的開關(guān)頻率為10KHz,最小占空比為10％，按照香農(nóng)定理ADC采樣頻率至少為200KHz,在工程應(yīng)用中一般留有7～10倍余量，所以高速ADC的采樣頻率應(yīng)該在1MHz左右。MAX1072為10位單極型串行ADC，可以實(shí)現(xiàn)1.8MHz采樣頻率?？梢?jiàn)MAX1072在采樣頻率和輸出精度方面均滿足跟蹤控制的要求。同時(shí)，采用串行ADC控制引腳少，占用控制器I／O端口少，所需隔離芯片少，電路結(jié)構(gòu)簡(jiǎn)單可靠性高。隔離芯片采用ISO721D，其傳輸帶寬可達(dá)150MHz。

　　2.2 高速數(shù)字隔離型ADC實(shí)現(xiàn)原理

　　本論文主要研究高速隔離型ADC的實(shí)現(xiàn)方案，即圖(1)中虛線框內(nèi)的部分。此部分原理示意圖如圖(2)所示。圖中由FPGA產(chǎn)生兩路輸出信號(hào)分別為Clk1和Sta1。Clk1經(jīng)過(guò)隔離芯片輸出信號(hào)Clk作為串行ADCMax1072的時(shí)鐘信號(hào)其頻率為24MHz。Sta1經(jīng)過(guò)隔離芯片輸出信號(hào)Sta作為ADC的啟動(dòng)控制信號(hào)其頻率為1.5MHz。ADC的轉(zhuǎn)換結(jié)果為Data信號(hào)，經(jīng)隔離芯片輸出Data1信號(hào)送回FPGA。

　　各信號(hào)相位關(guān)系如圖(3)所示。其中，信號(hào)A，B,C,Dclk依次為Clk,Sta,Data和FPGA內(nèi)部移位寄存器的時(shí)鐘信號(hào)，實(shí)現(xiàn)將每一位串行數(shù)據(jù)進(jìn)行存儲(chǔ)。信號(hào)B的下降沿啟動(dòng)ADC進(jìn)行轉(zhuǎn)換，t0～t1時(shí)間段內(nèi)為ADC轉(zhuǎn)換時(shí)間，第四個(gè)Clk上升沿輸出數(shù)字量的最高位，經(jīng)4nS后穩(wěn)定。依次在每個(gè)時(shí)鐘信號(hào)Clk的上升沿產(chǎn)生數(shù)字量的下一位，在每個(gè)Dclk的上升沿將串行數(shù)據(jù)鎖存在移位寄存器中。在LSB之后還有兩位無(wú)效位分別為S1和S0。啟動(dòng)信號(hào)延時(shí)3個(gè)Clk，再進(jìn)行下一次啟動(dòng)。

　　圖(4)為利用FPGA實(shí)現(xiàn)的控制隔離型ADC的軟核原理描述圖。FPGA產(chǎn)生一路頻率為24MHz的Clk,信號(hào)經(jīng)過(guò)隔離芯片即為圖(3)中的信號(hào)A，此信號(hào)直接輸出作為Max1072的時(shí)鐘信號(hào)。Clk1同時(shí)也作為啟動(dòng)信號(hào)的時(shí)鐘信號(hào)。利用一個(gè)16進(jìn)制計(jì)數(shù)器對(duì)Clk1進(jìn)行計(jì)數(shù)產(chǎn)生信號(hào)Sta1經(jīng)過(guò)隔離芯片即為圖(3)中的信號(hào)B。Sta1高電平維持3個(gè)Clk1低電平維持13個(gè)Clk1。所以Sta1的工作頻率為1.5MHz，占空比為12.5％。由Sta1信號(hào)的下降沿啟動(dòng)另外一個(gè)13進(jìn)制計(jì)數(shù)器計(jì)數(shù)，產(chǎn)生信號(hào)經(jīng)隔離芯片即為如圖(3)中所示的信號(hào)Dclk。此信號(hào)作為移位寄存器的時(shí)鐘信號(hào)，將10位串行數(shù)據(jù)依次移入寄存器。最后一個(gè)時(shí)鐘信號(hào)啟動(dòng)鎖存器將串行數(shù)據(jù)轉(zhuǎn)換成為并行數(shù)據(jù)鎖存在輸出端供FPAG內(nèi)部進(jìn)行跟蹤控制算法使用。