基于FPGA的高速數(shù)字隔離型串行ADC及應用

　　3．實驗結果

　　如圖(5)所示，為FPGA控制Max1072的時序實驗波形圖參考基準電壓為2.5V。圖中信號Sta，Clk，Dclk分別對應圖(3)中信號A，B，D。從實驗結果可見Max1072的時鐘頻率為24MHz，啟動轉換信號頻率為1.5MHz，與ADC時序要求完全吻合。

　　圖(6)為隔離前后兩路信號的比較情況。波形S為輸入模擬信號，頻率為10KHz。為調試方便外接了刷新頻率為1MHz的雙極型DAC。經(jīng)ADC隔離采樣再通過DAC將數(shù)字量轉換成為模擬量即圖(6)中波形P?？梢姅?shù)字隔離型ADC工作正常，初步驗證了該方案的可行性。

　　圖(7)為加入隔離模塊后的跟蹤控制原理性實驗的跟蹤波形。高壓側電磁干擾對控制電路的影響有很大程度地減弱。這為實現(xiàn)高性能的逆變單元提供了可能性。

　　4．結論與展望

　　通過實驗驗證了本文設計的基于高速串行模數(shù)轉換器Max1072和高速隔離芯片ISO721D的數(shù)字化隔離方案的可行性。利用FPGA作為控制器初步驗證了隔離模塊控制時序的正確性，為跟蹤型逆變單元的檢測環(huán)節(jié)提供了隔離方案，有效的抑制了高壓側對控制電路的噪聲竄擾。但是，由于所選DAC的性能偏低，因此沒有進行更高頻率信號的測試。這將在以后的工作中進一步驗證和完善。