以提高自身響應(yīng)速度為目的磁控電抗器快速性研究

U的值在系統(tǒng)發(fā)生電壓波動(dòng)瞬間，由KP1(KP2)的導(dǎo)通角便可得出。

狀態(tài)3 V1在V2關(guān)斷5 ms后導(dǎo)通，投入工作電壓，延時(shí)5 ms是防止兩個(gè)不同的電壓并聯(lián)。此時(shí)電流仿真波形如圖3a所示。由圖可見，MCR經(jīng)過快速勵(lì)磁后，其工作電流在一個(gè)工頻周期內(nèi)即到達(dá)了額定狀態(tài)。但也可明顯看到當(dāng)MCR退出系統(tǒng)后，仍有較長(zhǎng)去磁時(shí)間，這對(duì)系統(tǒng)的穩(wěn)定相當(dāng)不利。因此電路中必須有快速去磁環(huán)節(jié)。

此處控制電路的另一大優(yōu)點(diǎn)是，在進(jìn)行完一次無功補(bǔ)償后，當(dāng)檢測(cè)到C值減小時(shí)，升壓斬波電路與C連通，給C充電，使C上電壓值恒為初始值，為下一次補(bǔ)償作準(zhǔn)備。從而可以連續(xù)、無限次地作用于系統(tǒng)。

4 實(shí)驗(yàn)結(jié)果

此處裝置控制器由DSP，F(xiàn)PGA和CPLD等構(gòu)成，其中DSP模塊負(fù)責(zé)完成數(shù)據(jù)處理，與上位機(jī)(人機(jī)交互系統(tǒng))的通信及與下層結(jié)構(gòu)(FPGA)的數(shù)據(jù)交換；FPGA模塊完成電壓、電流等各變量采樣及各變量的邏輯運(yùn)算，并上傳數(shù)據(jù)給上層結(jié)構(gòu)DSP。并將信息和數(shù)據(jù)下發(fā)給下層結(jié)構(gòu)CPLD；CPLD負(fù)責(zé)直接給功率單元(IGBT模塊)的控制板下發(fā)各項(xiàng)數(shù)據(jù)和指標(biāo)，如PWM脈沖，死區(qū)產(chǎn)生。基于380 W12 A磁閥式MCR進(jìn)行具體實(shí)驗(yàn)。交流電壓源e有效值為380 V，大功率電阻R2=200 Ω，線路等效電阻為R1，工作電源和控制電源等效內(nèi)阻分別為R3和Rk，C=330μF。實(shí)驗(yàn)波形見圖4。

由圖可知，當(dāng)投入快速勵(lì)磁電路時(shí)，ik在半個(gè)工頻周期內(nèi)迅速達(dá)到穩(wěn)定工作值，所對(duì)應(yīng)的ig在其作用下也在半個(gè)工頻周期內(nèi)達(dá)到預(yù)定飽和值，實(shí)現(xiàn)快速勵(lì)磁；當(dāng)投入快速去磁電路后，ik在半個(gè)工頻周期內(nèi)迅速由穩(wěn)定工作值降為零，所對(duì)應(yīng)的ig在其作用下也在半個(gè)工頻周期內(nèi)從預(yù)定飽和值降為零，即實(shí)現(xiàn)快速去磁。

5 結(jié)論

提出一種新型磁控電抗器的快速勵(lì)磁及去磁電路。對(duì)所設(shè)計(jì)的電路進(jìn)行仿真及具體實(shí)驗(yàn)，可見，從空載到額定狀態(tài)和從額定狀態(tài)到空載的工作電流均達(dá)到了一個(gè)工頻周期內(nèi)的響應(yīng)速度。該電路起到了快速勵(lì)磁及去磁作用，極大地提高了磁控電抗器的特性，很好地實(shí)現(xiàn)了快速處理電壓閃變和波動(dòng)。實(shí)驗(yàn)電路中用DSP和FPGA混合控制系統(tǒng)來控制各個(gè)IGBT的工作狀態(tài)，更好地確保了該電路工作的穩(wěn)定性。