IC設(shè)計中所使用的EDA工具

俗話說“公欲善其事，必先利其器”。IC設(shè)計中EDA工具的日臻完善已經(jīng)使工程師完全擺脫了原先手工操作的蒙昧期。IC設(shè)計向來就是EDA工具和人腦的結(jié)合。隨著IC不斷向高集成度、高速度、低功耗、高性能發(fā)展，沒有高可靠性的計算機(jī)輔助設(shè)計手段，完成設(shè)計是不可能的。IC設(shè)計的EDA工具真正起步于80年代，1983年誕生了第一臺工作站平臺apollo;20年的發(fā)展,從硬件描述語言（或是圖形輸入工具）到邏輯仿真工具（LOGIC SIMUL ICATION），從邏輯綜合（logic synthesis）到自動布局布線(auto plane route )系統(tǒng)；從物理規(guī)則檢測(DRC ERC)和參數(shù)提取(LVS)到芯片的最終測試；現(xiàn)代EDA工具幾乎涵蓋了IC設(shè)計的方方面面。提到IC設(shè)計的EDA工具就不能不說cadence公司，隨著compass的倒閉，它成為這個行業(yè)名副其實(shí)的“老大” cadence提供了IC design中所涉及的幾乎所有工具；但它的工具和它的名氣一樣的值錢！現(xiàn)代IC技術(shù)的迅猛發(fā)展在EDA軟件廠家中掀起并購、重組熱潮。除CADENCE公司以外，比較有名的公司包括mentor,avanti,synopsys和INVOED A；mentor和cadence一樣是一個在設(shè)計的各個層次都有開發(fā)工具的公司，而AVANTI因其模擬仿真工具HSPICE出名，SYNOPSYS則因為邏輯綜合方面的成就而為市場認(rèn)可。下面我們根據(jù)設(shè)計的不同階段和層次來談?wù)勥@些工具；

（1）輸入工具(design input) 對自頂而下的（TOP-DOWN）設(shè)計方法，往往首先使用VHDL或是VERILOG HDL來完成器件的功能描述，代表性的語言輸入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。雖然很多的廠家（多為FPGA廠商）都提供自己專用的硬件描述語言輸入，如ALTRA公司的AHDL，但所有的公司都提供了對作為IEEE標(biāo)準(zhǔn)的VHDL，VerilogHDL的支持。對自下而上的設(shè)計，一般從晶體管或基本門的圖形輸入開始，這樣的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根據(jù)不同的廠家?guī)於珊洼斎刖w管或門電路相對應(yīng)的模擬網(wǎng)表。

（2）電路仿真軟件(circuit simulation)（分為數(shù)字和模擬兩大類） 電路仿真工具的關(guān)鍵在于對晶體管物理模型的建立，最切和實(shí)際工藝中晶體管物理特性的模型必然得到和實(shí)際電路更符合的工作波形，隨IC集成度的日益提高，線寬的日趨縮小，晶體管的模型也日趨復(fù)雜。任何的電路仿真都是基于一定的廠家?guī)?，在這些庫文件中制造廠為設(shè)計者提供了相應(yīng)的工藝參數(shù)；如TSMC0.18um Cu CMOS工藝的相關(guān)參數(shù)高達(dá)300個之多；可以用于數(shù)字仿真的工具有很多，先期邏輯仿真的目的只是為了驗證功能描述是否正確。對于使用verilog HDL生成的網(wǎng)表，cadence公司的verilog-XL是基于UNIX工作站最負(fù)盛名的仿真工具；而近年隨PC工作站的出現(xiàn)，viewlogic的VCS和mentor公司的modelsim因其易用性而迅速崛起并成為基于廉價PC工作站的數(shù)字仿真工具的后起之秀；對于VHDL網(wǎng)表仿真，cadence公司提供AFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM則愈來愈受到新手們的歡迎。PSPICE最早產(chǎn)生于Berkley大學(xué)，經(jīng)歷數(shù)十年的發(fā)展，隨晶體管線寬的不斷縮小，PSPICE也引入了更多的參數(shù)和更復(fù)雜的晶體管模型。使的他在亞微米和深亞微米工藝的今天依舊是模擬電路仿真的主要工具之一。AVANTI是IC設(shè)計自動化軟件的“英雄少年”，它的HSPICE因其在亞微米和深亞微米工藝中的出色表現(xiàn)而在近年得到了廣泛的應(yīng)用。cadence公司的spectre也是模擬仿真軟件，但應(yīng)用遠(yuǎn)不及PSPICE和HSPICE廣泛；對于特殊工藝設(shè)計而言，由于它們使用的不是Si基bipolar或CMOS工藝，因而也有不同的設(shè)計方法和仿真軟件；例如基于AsGa工藝的微波器件所使用的工具，較著名的有HP的eesoft等；

（3）綜合工具(synthesis tools) 用于FPGA和CPLD的綜合工具包括有cadence的synplify;synopsys公司的FPGA express和FPGA compiler;mentor公司的leonardo spectrum；一般而言不同的FPGA廠商提供了適用于自己的FPGA電路的專用仿真綜合工具，比如altera公司的MAXPLUS2僅僅適用它自己的MAX系列芯片；而foundation則為XILINX器件量身定做...... 最早的IC綜合工具應(yīng)該是cadence的buildgates;而Cadence最新版本的Envisi a Ambit(R)則在99年在ASIC international公司成功用于240萬門的設(shè)計。使用較廣泛的還有synopsys的design compiler和behavial compiler;基于不同的庫，邏輯綜合工具可以將設(shè)計思想轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。

（4）layout工具和自動布局布線（auto plane route）工具

cadence的design framework是常用的基于UNIX工作站的全定制設(shè)計的布局布線軟件，和silicon ensemble，Envisia place route DSM; （cadence的版圖輸入工具Virtuoso）（5）物理驗證（physical validate）和參數(shù)提取(LVS)工具依然可以分成為ASIC和FPGA兩大類。ASIC設(shè)計中最有名、功能最強(qiáng)大的是cadence的DRECULA，可以一次完成版圖從DRC（設(shè)計規(guī)則檢查），ERC（電氣特性檢查）到LVS（寄生參數(shù)提?。┑墓ば?；DIVA作為其相對較弱的軟件多提供給教學(xué)用途；AVANTI的STAR-RC也是用于物理驗證的強(qiáng)力工具，而hercules則是其LVS的排頭兵。如同綜合工具一樣，F(xiàn)PGA廠商的物理驗證和參數(shù)提取多采用專門的軟件、并和其仿真綜合工具集成在一起。ALTERA-p.htm" target="_blank" title="ALTERA貨源和PDF資料">ALTERA的MAXPLUS2和XILINX的FOUNDATION是這樣的典型；

（6）由于VLSI尤其是ULSI電路的預(yù)投片費(fèi)用都相當(dāng)?shù)母撸ㄈ鏣SMC 0.25um CMO S 工藝一次預(yù)投片的費(fèi)用為100萬美圓，而0.18um Cu CMOS 3.3V工藝的一次預(yù)投竟高達(dá)300萬美圓）。因而對ASIC芯片，要求芯片設(shè)計盡量正確。最好完全消滅錯誤；解決功耗分析；生成用于芯片測試目的的特殊測試電路；因應(yīng)這一要求，也產(chǎn)生了一些特殊的EDA工具，以完成諸如power analysis、故障覆蓋率分析、測試矢量生成等目的?，F(xiàn)代VLSI特別是ULSI IC的迅速發(fā)展，正是依靠EDA工具在亞微米和深亞微米技術(shù)上的進(jìn)步及其對應(yīng)工藝水平的提高。應(yīng)該說沒有EDA工具就沒有IC；

4.設(shè)計團(tuán)隊（design term or group）

（FIG1 是IC設(shè)計的流程圖）上面我們主要講了IC設(shè)計對研發(fā)項目和EDA工具的要求，那么有了切實(shí)可行的項目和完整可靠的EDA工具，如何將它變成為產(chǎn)品呢？集成電路設(shè)計和足球比賽一樣是一個最能體現(xiàn)人類合作精神和智慧的工作了，只是他有更深刻的科技涵義罷了。就如同沒有任何一個英雄可以創(chuàng)造足球場上的神話一樣（當(dāng)然一邊倒的比賽除外）一個結(jié)構(gòu)合理的研發(fā)隊伍是產(chǎn)品“成敗的關(guān)鍵”；一般而言，一片IC可以從大的方面分成兩部分：即數(shù)字（Digital）和模擬(An aloge) 電路部分。實(shí)際上真正的IC設(shè)計應(yīng)該是ASIC設(shè)計，而FPGA或PLD設(shè)計更傾向于系統(tǒng)級的設(shè)計；可以這樣說：一個做IC設(shè)計的工程師至少應(yīng)該是學(xué)半體出身的，他更多的是在和諸如晶體管，版圖這樣的東西打交道；而一個做FPGA的工程師只須懂得硬件描述語言，他只要將行為級描述使用特殊的FPGA 工具寫入到FPGA或PLD中即可。因而本部分將著重于ASIC來說IC設(shè)計；

(1) 模擬工程師(analog design engineer)在term中主要完成模擬電路的設(shè)計，如收發(fā)器（transreceiver）、高頻鎖相環(huán)、A/D D/A轉(zhuǎn)換器、放大器等這些無法用數(shù)字方法實(shí)現(xiàn)的電路，必須用晶體管來搭建。而對于在廠家?guī)熘兴鶝]有提供的基本門也必須使用晶體管來實(shí)現(xiàn)?，F(xiàn)代IC設(shè)計的發(fā)展已經(jīng)使得工程師只須在廠家提供的庫的基礎(chǔ)上調(diào)整晶體管的寬長比（W/L）來決定晶體管特性。（FIG1是一個基于0.18um 工藝可以達(dá)到2.5G頻率的D觸發(fā)器參數(shù)圖，它采用TSMC的0.18um制程庫;而圖FIG2則是使用AVANTI公司的HSPICE98.4 version模擬仿真工具所生成的波形圖；從圖中我們可以發(fā)現(xiàn)這個電路設(shè)計可以很好的運(yùn)行在2.5G的高頻下，并句有很好的上升和下降沿；USB接口芯片中的transreciever部分就必須是模擬工程師根據(jù)USB協(xié)議中要求發(fā)送和接收的物理和電氣特性來采用合適的晶體管電路實(shí)現(xiàn)； (2) 在一片功能IC中，大部分是數(shù)字電路設(shè)計。數(shù)位工程師(digital design e ngineer)正是使用verilog HDL或是VHDL語言來完成芯片的功能描述；使用modelsim 這樣的仿真工具來完成邏輯驗證；然后再使用design compiler這樣的綜合工具來將行為描述(behaviral descriptor)轉(zhuǎn)化成門級網(wǎng)表(net gate)以便layout工程師可以使用布局布線工具將它轉(zhuǎn)化成版圖;下面是在USB芯片中要用到的,一個產(chǎn)生CRC5 校驗碼模塊的verilog HDL描述:

module crc5(sysclk,nfsr,address_endpoint,sout_crc5,en_crc5);

input[1:0] nfsr; input sysclk,en_crc5; input[10:0] address_endpoint;

output[4:0] sout_crc5;

wire[4:0] sout_crc5;

reg[4:0] register5a,register5b; reg[3:0] i; reg[1:0] j;

assign sout_crc5=~register5a;

always @(posedge sysclk)

begin

if ((nfsr==2'b0)||!en_crc5) // if reset or soft_reset;

begin j=0; register5a=5'b11111; registe

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