如何降低便攜式設(shè)備的待機功耗

隨著便攜式設(shè)備中新功能的不斷增加，節(jié)省功率的創(chuàng)新設(shè)計解決方案變得越來越重要。而對設(shè)備更長運行時間的需求也極大地影響著消費者的購買選擇和一些關(guān)鍵任務的設(shè)計選擇。本文討論的技術(shù)可以應對便攜式設(shè)備電源管理設(shè)計在內(nèi)核電壓、能耗管理和電池壽命等方面所面臨的挑戰(zhàn)。

處理器內(nèi)核在全功率模式下的功耗與工作頻率和Vcore²成比例。根據(jù)處理器的工作頻率，內(nèi)核電壓可被動態(tài)和精確地調(diào)節(jié)到較低限值，從而達到降低功耗的目的。

在待機模式下，由于微處理器或DSP的內(nèi)核通常呈阻抗特性，因此電源管理沒有在全功率模式下那么復雜。電壓主要用于維持存儲器和寄存器的狀態(tài)。由于較新的內(nèi)核設(shè)計都采用較低的電壓，因此消耗的電流也較少，可以顯著改善待機時的功耗。

本文將介紹如何利用非常簡單的電壓調(diào)節(jié)技術(shù)以及Micrel公司MIC2214芯片上的TTL兼容邏輯輸入來有效地降低待機時的功耗。

用于蜂窩電話和PDA基帶及DSP的雙LDO

MIC2214是一個帶有開漏驅(qū)動器和上電復位電路的雙 μCap低壓降線性調(diào)節(jié)器。第一個穩(wěn)壓器可以提供150mA的電流，第二個穩(wěn)壓器最多可以提供300mA電流，并包含上電復位功能。MIC2214的地電流非常低，每個LDO只有24μA。MIC2214有一個兼容TTL邏輯的使能引腳，可使芯片進入零關(guān)斷模式電流狀態(tài)，因此在不工作時幾乎不消耗電流。固定電壓輸出的MIC2214采用3 x 3 MLF 封裝，而可調(diào)電壓輸出的MIC2214則采用4 x 4 MLF 封裝形式。

圖1是帶可調(diào)輸出電壓的MIC2214內(nèi)部方框圖。SW引腳在內(nèi)部驅(qū)動一個NMOS門。當SW低時，DRV開路；當SW高時，DRV短接到地。

利用MIC2214可實現(xiàn)輸出電壓調(diào)節(jié)，電路如圖2所示。通過將TTL兼容的SW引腳置高或置低，輸出電壓可以在兩個輸出電壓值之間變化(見表1)。

SW

DRV

VOUT

0

Open

VOUT LOW = 1.25 (R1+R2)/R2

1

Short to GND

VOUT HIGH = 1.25 (RA+R1)/RA

其中Eq1：RA = R2*R3/(R2+R3)

采用以下電阻值時對上述電路進行測試。

R1= 50kΩ

R2= 255kΩ

R3= 210kΩ

圖2:利用MIC2214調(diào)節(jié)輸出電壓。

集成在MIC2214內(nèi)的開關(guān)(參考圖2)具有幾百毫歐級的RDS(開)，因此在計算輸出電壓時可以忽略不計。不過在選擇電阻時，應仔細選用阻值在100kΩ范圍內(nèi)的的電阻。如采用上述R1、R2和R3的阻值，將得到：

Vout low = 1.5V

以及 Vout high= 1.8V

圖3所示當SW引腳置高時，輸出電壓從1.5V到1.8V的變化。

圖3:SW引腳置高時(CH4)，輸出電壓從1.5V到1.8V的變化。

如前所述，數(shù)字處理器的內(nèi)核在待機狀態(tài)時呈阻性。如果內(nèi)核上加1.8V電壓，并且只需1mA的載流，那么阻抗就是1800Ω。當內(nèi)核加1.5V電壓，需要電流則更小。功耗也因此從1.8mW下降到1.25mW，下降幅度達30%，從而可以延長30%的待機時間。

總之，隨著便攜式設(shè)備中新功能的不斷增加，節(jié)省功率的創(chuàng)新設(shè)計解決方案將變得越來越重要。此外，對更長通話和運行時間的需求將驅(qū)動消費者的購買選擇和一些關(guān)鍵任務的設(shè)計選擇。本文討論的技術(shù)可以成功運用于待機時間超過80%的基帶處理器。該技術(shù)同樣可以滿足那些必須工作，但又有很多時間處于待機狀態(tài)的應用處理器的內(nèi)核電壓要求，例如照相機加速器DSP。