FD-SOI：芯片制造工藝向10nm技術(shù)節(jié)點(diǎn)發(fā)展的最佳選擇

　　按照摩爾定律，芯片可容納的晶體管數(shù)量每兩年提高一倍。然而，摩爾定律不只是在同一顆芯片上將晶體管數(shù)量增加一倍的技術(shù)問題。摩爾定律暗示，隨著芯片集成密度翻倍，功耗和性能都將會(huì)實(shí)現(xiàn)大幅度改進(jìn)。在過去50年里，半導(dǎo)體工業(yè)一直按照摩爾定律發(fā)展，因?yàn)樾酒娜齻€(gè)要素——價(jià)格、功耗和性能始終是在聯(lián)動(dòng)。

　　在可預(yù)見的未來，半導(dǎo)體工業(yè)雖然能夠繼續(xù)證明摩爾定律的正確性，但是，當(dāng)發(fā)展到當(dāng)今最先進(jìn)的28納米技術(shù)節(jié)點(diǎn)以下時(shí)，卻遭遇逆風(fēng)阻擋前進(jìn)步伐，因?yàn)樵?8納米以后，技術(shù)復(fù)雜程度和制造成本都將大幅提升。綜合考慮價(jià)格、功耗和性能三個(gè)要素，全耗盡型絕緣層上硅 (FD-SOI)是芯片制造工藝向10納米技術(shù)節(jié)點(diǎn)發(fā)展的最佳選擇。

　　對于芯片制造商、終端產(chǎn)品廠商和消費(fèi)電子廠商，F(xiàn)D-SOI符合摩爾定律的三個(gè)要素的要求，而且是一個(gè)經(jīng)過市場檢驗(yàn)的解決方案，因?yàn)?8納米 FD-SOI制造工藝現(xiàn)已投入量產(chǎn)。目前意法半導(dǎo)體正在部署14納米 的FD-SOI技術(shù)，預(yù)計(jì)2015年后投入量產(chǎn)，而10納米 FD-SOI技術(shù)還處于研發(fā)階段。

　　最終，成本是任何制造工藝能否帶來投資收益的決定性因素。與傳統(tǒng)的基板(bulk)CMOS制造工藝相比，F(xiàn)D-SOI是一項(xiàng)全新的技術(shù)，所用的晶片也稍貴，但是，更為簡單的結(jié)構(gòu)使其成為30納米以下的技術(shù)節(jié)點(diǎn)中成本效益最高的制造工藝。如果采用28納米技術(shù)制作一顆晶片，在相同的選件和金屬層條件下，F(xiàn)D-SOI需要38個(gè)掩模，而某些基板CMOS則需要多達(dá)50個(gè)掩模。FD-SOI縮減制造工序15%，縮短交貨期10%，這兩大優(yōu)點(diǎn)可大幅降低成本。此外，掩模數(shù)量和制造工序減少有助于提高產(chǎn)品良率，從而進(jìn)一步降低成本。

　　與FinFET技術(shù)相比，F(xiàn)D-SOI的優(yōu)勢更為明顯。FD-SOI向后兼容傳統(tǒng)的成熟的基板CMOS工藝。因此，工程師開發(fā)下一代產(chǎn)品時(shí)可沿用現(xiàn)存開發(fā)工具和設(shè)計(jì)方法，而且將現(xiàn)有300mm晶片制造廠改造成FD-SOI晶片生產(chǎn)線十分容易，因?yàn)榇蠖鄶?shù)設(shè)備可以重新再用。

　　顯然，在10納米節(jié)點(diǎn)以上遵從摩爾定律的制造工藝中，F(xiàn)D-SOI遭遇的技術(shù)和成本阻力最小。消費(fèi)電子廠商等原始設(shè)備制造商受摩爾定律影響數(shù)十年，期待半導(dǎo)體廠商在相同價(jià)格下提高芯片性能，若價(jià)格降低則更好，除非情況極其特殊，否則設(shè)備廠商不可能接受高價(jià)格。問題的關(guān)鍵是FD-SOI能否兌現(xiàn)承諾。除價(jià)格優(yōu)勢外，采用最先進(jìn)技術(shù)的FD-SOI還能改進(jìn)性能和功耗，以滿足不同應(yīng)用領(lǐng)域的終端用戶的需求，例如，消費(fèi)電子、基礎(chǔ)設(shè)施，甚至還有想象不到的未來應(yīng)用。

　　除“更簡單”外，晶體管性能強(qiáng)大是FD-SOI與生俱來的優(yōu)勢，擊穿正向體偏壓(FBB)和更寬的電壓調(diào)節(jié)范圍更是其獨(dú)一無二的特性。簡單地說，在芯片性能固定時(shí)，F(xiàn)BB和更寬的電壓調(diào)節(jié)范圍可降低功耗，或者當(dāng)功耗固定時(shí)，F(xiàn)BB可提高芯片的性能。實(shí)際上，F(xiàn)BB在一個(gè)晶體管內(nèi)再形成一個(gè)晶體管，這種管內(nèi)管技術(shù)只有FD-SOI才能實(shí)現(xiàn)，而FinFET則無法做到。

　　FBB特性將會(huì)給采用FD-SOI系統(tǒng)芯片的消費(fèi)電子產(chǎn)品帶來巨大的好處，在試圖充分利用頻率固定組件和高性能組件以及不同工作模式的應(yīng)用設(shè)計(jì)中，F(xiàn)D-SOI芯片的動(dòng)態(tài)優(yōu)調(diào)功能可使性能和功耗達(dá)到最佳狀態(tài)。

　　在基礎(chǔ)設(shè)施領(lǐng)域，一個(gè)數(shù)據(jù)中心的用電量比一個(gè)中等城市的用電量還要大。分析師估計(jì)，全球所有數(shù)據(jù)中心的耗電量總和相當(dāng)于30座核電站的發(fā)電量[1]，F(xiàn)BB準(zhǔn)許應(yīng)用系統(tǒng)根據(jù)數(shù)據(jù)中心的負(fù)荷動(dòng)態(tài)調(diào)節(jié)功耗/泄漏電流/工作頻率。這樣，數(shù)據(jù)中心的能耗就會(huì)與工作負(fù)荷成正比，最終FD-SOI可將數(shù)據(jù)中心的耗電量降低高達(dá)50%。

　　功耗雖然很重要(特別是在數(shù)據(jù)中心等耗電很大的基礎(chǔ)設(shè)施領(lǐng)域)，但是在重要性排名中只能屈居性能之后，排在第二位。FD-SOI還能滿足市場的高性能要求。28納米基板 CMOS改用28納米 FD-SOI后，電路速度提升幅度高達(dá)35%。即使性能大幅度提升，F(xiàn)D-SOI晶體管的散熱率仍然較低，因?yàn)檩^低的泄漏電流和更寬的電壓調(diào)節(jié)范圍以及FBB提高了芯片的能效，這讓終端設(shè)備散熱更小，續(xù)航時(shí)間更長，大幅降低數(shù)據(jù)中心等耗電大的基礎(chǔ)設(shè)施的間接運(yùn)營成本，例如，計(jì)算機(jī)散熱支出。

　　能效對新興的物聯(lián)網(wǎng)同樣具有重要意義，要想監(jiān)視和跟蹤每一個(gè)物體，物聯(lián)網(wǎng)需要在全球部署數(shù)十億顆智能傳感器，并確保這些傳感器始終連入互聯(lián)網(wǎng)?？紤]到物聯(lián)網(wǎng)的規(guī)模和潛力，多達(dá)數(shù)十億的傳感器必須高能效運(yùn)行，即便在低壓下工作也必須確保高能效，作為能效最高的可行方案，F(xiàn)D-SOI可滿足物聯(lián)網(wǎng)的節(jié)能要求。

　　因?yàn)椴捎肍D-SOI的ASIC和系統(tǒng)芯片在價(jià)格、功耗和性能方面具有先天優(yōu)勢，意法半導(dǎo)體已取得15項(xiàng)相關(guān)設(shè)計(jì)項(xiàng)目。隨著代工廠和IP合作伙伴組成的生態(tài)系統(tǒng)在2014年不斷擴(kuò)大，意法半導(dǎo)體將會(huì)羸得更多設(shè)計(jì)項(xiàng)目。

　　完整的摩爾定律證明方法

　　半導(dǎo)體工業(yè)今天能夠預(yù)見10納米節(jié)點(diǎn)以證明下摩爾定律的方法。要想遵從摩爾定律，需要一個(gè)能夠發(fā)揮基礎(chǔ)制造工藝的價(jià)格、功耗和性能優(yōu)勢的完整方法。因此，F(xiàn)D-SOI自然成為基板CMOS的替代者，將會(huì)繼續(xù)創(chuàng)造自我價(jià)值，同時(shí)為依賴芯片的規(guī)模龐大的全球工業(yè)生態(tài)系統(tǒng)創(chuàng)造價(jià)值。

　　作者：Laurent Remont

　　意法半導(dǎo)體嵌入式處理解決方案事業(yè)部副總裁、技術(shù)產(chǎn)品戰(zhàn)略部總經(jīng)理