賽靈思推出ISE 12.3設(shè)計(jì)套件，引入AMBA 4 AXI4 IP 核

 　　ISE12.3增強(qiáng)PlanAhead 設(shè)計(jì)與分析控制臺，并進(jìn)一步優(yōu)化功耗，標(biāo)志著支持 AXI4 接口IP的推出，和即插即用FPGA 設(shè)計(jì)的實(shí)現(xiàn)

　　賽靈思公司(Xilinx, Inc. )宣布推出 ISE® 12.3設(shè)計(jì)套件，這標(biāo)志著這個(gè)FPGA 行業(yè)領(lǐng)導(dǎo)者針對片上系統(tǒng)設(shè)計(jì)的互聯(lián)功能模塊， 開始推出滿足AMBA® 4 AXI4 規(guī)范的IP核，以及用于提高生產(chǎn)力的 PlanAhead™ 設(shè)計(jì)和分析控制臺，同時(shí)還推出了用于降低了Spartan®-6 FPGA 設(shè)計(jì)動態(tài)功耗的智能時(shí)鐘門控技術(shù)。

　　賽靈思全球市場營銷高級副總裁 Vin Ratford 指出：“作為我們支持即插即用型 FPGA 設(shè)計(jì)互連戰(zhàn)略的一部分， 賽靈思第一個(gè)率先標(biāo)準(zhǔn)化AMBA 4規(guī)范。已經(jīng)在 AMBA AXI3 和 AXI4 接口 IP 上進(jìn)行巨大投資的 SoC 設(shè)計(jì)人員有充分的理由選用賽靈思可編程平臺，而非其它 FPGA 和 ASIC 解決方案。AXI4 互連固有的靈活性使其能滿足所有的性能和占位面積要求，同時(shí)也便于客戶集成來自其他領(lǐng)域和IP 提供商的 IP。此外，它還能使 ASIC 設(shè)計(jì)人員方便地將已有的設(shè)計(jì)和 IP 移植到賽靈思的FPGA 上來。”

　　賽靈思AMBA 4 AXI4 規(guī)范的部署，意味著客戶可以用統(tǒng)一的方法實(shí)現(xiàn)IP模塊互連，同時(shí)還能通過對IP 的利用和復(fù)用更全面地使用設(shè)計(jì)資源，并簡化所有 IP提供商之間的集成，進(jìn)而支持即插即用的 FPGA 設(shè)計(jì)。就內(nèi)核使用和集成工具而言，ISE 設(shè)計(jì)套件12.3 的推出， 增強(qiáng)了CORE Generator™ 工具，通過提供高度參數(shù)化的 IP以及賽靈思 Platform Studio 和 System Generator 工具，使設(shè)計(jì)人員能夠迅速配置系統(tǒng)架構(gòu)、總線和外設(shè)，從而顯著加速設(shè)計(jì)進(jìn)程。

　　ARM 處理器部門營銷總監(jiān) Michael Dimelow 指出：“隨著新設(shè)計(jì)方案復(fù)雜性的不斷提升和規(guī)模的不斷擴(kuò)大，通信與互連成為衡量系統(tǒng)性能的關(guān)鍵。AMBA 標(biāo)準(zhǔn)的開放性，，為系統(tǒng)設(shè)計(jì)人員進(jìn)行SoC 和FPGA設(shè)計(jì) 提供了豐富可用的IP選擇，從而加快了產(chǎn)品的上市進(jìn)程。”

　　Mercury Computer Systems 公司 Silicon IP 工程總監(jiān) Charlie Frazer 指出：“Mercury對于標(biāo)準(zhǔn)和行業(yè)杠桿作用的支持，使得我們選擇符合 AXI4 標(biāo)準(zhǔn)的要求。因?yàn)樵摌?biāo)準(zhǔn)擁有廣泛的生態(tài)系統(tǒng)支持、擁有產(chǎn)品盡快上市的優(yōu)勢，同時(shí)和賽靈思公司的產(chǎn)品發(fā)展藍(lán)圖相一致。”

　　此外，賽靈思采用的 AMBA 協(xié)議也為設(shè)計(jì)人員提供了成熟的 ASIC 驗(yàn)證方法和基于現(xiàn)有 AMBA協(xié)議的 IP，使設(shè)計(jì)人員能夠輕松轉(zhuǎn)型采用 FPGA 作為首選 SoC 平臺。

　　Cadence 系統(tǒng)及SoC實(shí)現(xiàn)產(chǎn)品管理部門總監(jiān)Michal Siwiński指出，“Cadence長期為SoC設(shè)計(jì)實(shí)現(xiàn)提供業(yè)界領(lǐng)先的 AMBA 驗(yàn)證解決方案，對于那些依賴于Cadence先進(jìn)的IP驗(yàn)證以及企業(yè)級驗(yàn)證技術(shù)的SoC設(shè)計(jì)人員來說，我們和賽靈思合作對 AMBA 4 AXI4 規(guī)范提供的共同支持是一個(gè)好消息，他們可以通過FPGA進(jìn)行原型設(shè)計(jì)或量產(chǎn)。我們與賽靈思的合作，意味著，設(shè)計(jì)人員在系統(tǒng)建模時(shí)能夠使用任何工具套件獲得總線功能模型，更容易驗(yàn)證他們的設(shè)計(jì)。”

　　擴(kuò)展了 PlanAhead RTL的設(shè)計(jì)、開發(fā)及分析控制臺

　　ISE 設(shè)計(jì)套件軟件的 PlanAhead 設(shè)計(jì)工具現(xiàn)提供無縫“按鈕操作”流程以及高級虛擬化和分析流程。此外，PlanAhead 工具的控制臺還提供項(xiàng)目管理、綜合、CORE Generator 集成、布局規(guī)劃、布局布線、ChipScope Pro 工具集成以及比特流生成等。包括 AXI4協(xié)議 IP 核在內(nèi)的整個(gè)賽靈思 IP 控制臺中直接訪問搜索。

　　Spartan-6 FPGA 智能時(shí)鐘門控技術(shù)支持

　　2010 年 5 月首發(fā)的 ISE 12設(shè)計(jì)套件推出了FPGA 業(yè)界首款專門為降低時(shí)序翻轉(zhuǎn)次數(shù)而開發(fā)的具有全自動分析和高精度(邏輯片)優(yōu)化功能的智能時(shí)鐘門控技術(shù)，而這也正是數(shù)字設(shè)計(jì)中降低動態(tài)功耗的關(guān)鍵因素。該技術(shù)可以使用一系列獨(dú)特的算法檢測每個(gè) FPGA 邏輯片中哪些順序組件在進(jìn)行時(shí)序翻轉(zhuǎn)時(shí)不會改變下游邏輯和互連，從而降低30% 的動態(tài)功耗。該軟件生成的時(shí)鐘使能邏輯可自動關(guān)閉邏輯片級不必要的翻轉(zhuǎn)，從而積累所節(jié)約的電量，同時(shí)又不必關(guān)閉整個(gè)時(shí)鐘網(wǎng)絡(luò)。在 ISE 12.3設(shè)計(jì)套件版本中，智能時(shí)鐘門控技術(shù)支持低成本 Spartan-6 FPGA 和高性能 Virtex®-6 FPGA 系列。

　　關(guān)于 AMBA 4 AXI4 協(xié)議

　　AXI4 協(xié)議由 AMBA 接口規(guī)范進(jìn)行定義，該規(guī)范 15 年前由 ARM 推出，是片上通信實(shí)際的業(yè)界標(biāo)準(zhǔn)。2010 年 3 月推出的 AMBA 4 規(guī)范專為滿足業(yè)界需求而精心設(shè)計(jì)，并得到業(yè)界領(lǐng)先的 35 家 OEM 廠商、EDA 以及包括賽靈思在內(nèi)的半導(dǎo)體廠商的大力支持。AMBA 4規(guī)范定義了 AXI 互連協(xié)議擴(kuò)展系列，其中包括 AXI4、AXI4-Lite 以及 AXI4-Stream 等。AXI4 協(xié)議定義了專為解決系統(tǒng)片上性能難題而精心開發(fā)的點(diǎn)到點(diǎn) (P2P) 接口。其支持多個(gè)時(shí)鐘域以及數(shù)據(jù)的放大與縮小。AXI4 規(guī)范還包括地址流水線、亂序完成以及多線程事務(wù)處理等特性。所有特性相結(jié)合后，比基于其它總線架構(gòu)的系統(tǒng)性能更高。賽靈思的嵌入式平臺目標(biāo)參考設(shè)計(jì)轉(zhuǎn)化為 AXI4 標(biāo)準(zhǔn)后，帶寬比前代目標(biāo)參考設(shè)計(jì)提高兩倍，客戶的利益也因此得到了體現(xiàn)。賽靈思連接功能與 DSP 平臺目標(biāo)參考設(shè)計(jì)轉(zhuǎn)化為 AXI4 標(biāo)準(zhǔn)后，可在實(shí)現(xiàn)最大數(shù)據(jù)吞吐量的同時(shí)，略微提升資源利用率。