SoC處理器的定標原則

面對SoC的設(shè)計挑戰(zhàn)
1965年，戈登-摩爾博士出色地預見到了IC晶體管數(shù)量上的指數(shù)式增長模式。作為摩爾定律的直接結(jié)果，現(xiàn)在工程師們可以把整個系統(tǒng)置于一塊芯片上。在0.13微米標準單元制造工藝中，硅密度通常超過10萬門/mm2。因此，當今即使一枚低成本的芯片(芯片面積50mm2)也可能有5百萬個邏輯門?，F(xiàn)今SoC設(shè)計的好處人所共知。相比于較低集成度的電路設(shè)計，SoC集成將降低產(chǎn)品成本、提高性能并延長電池壽命。不過，SoC的設(shè)計人員也受到這些數(shù)百萬門設(shè)計的復雜性的困擾。許多小組報告稱，其高達70%的研發(fā)工作用在了模塊或系統(tǒng)級的驗證上。隨著SoC設(shè)計復雜性和芯片密度的增長，設(shè)計時間和成本將會不斷迅速攀高。盡管EDA工具有了重大改進，但現(xiàn)行SoC的設(shè)計方法無法填補邏輯復雜性與設(shè)計師生產(chǎn)率間的空白。此外，單一SoC設(shè)計的成本在飛漲。僅一枚芯片的設(shè)計和驗證成本通常就超過上千萬美元。
為應(yīng)對SoC研發(fā)的機遇、困難和高昂花費，一些公司正在開發(fā)適合多個產(chǎn)品和客戶、適用性較強的專用SoC。這樣做可為這些公司評估其SoC投資提供所需的規(guī)模經(jīng)濟依據(jù)。尋求對目標應(yīng)用領(lǐng)域的最佳支持和廣泛應(yīng)用性之間的恰當平衡是目前電子系統(tǒng)設(shè)計的中心課題。

軟件可編程性是根本
這種設(shè)計挑戰(zhàn)驅(qū)使嵌入式處理器走入SoC設(shè)計更為核心的位置。高級語言的可編程性可同時滿足功能性的更迅速開發(fā)和對變更要求更敏捷的適應(yīng)性。數(shù)據(jù)密集型SoC的功能，特別是對高吞吐量和低功率要求的功能，一般由不可更改的硬連接邏輯擔綱。通用的嵌入式RISC芯核一直以來都在處理低性能的用戶界面、系統(tǒng)管理和應(yīng)用控制功能，以應(yīng)付這些功能的內(nèi)在復雜性和易變性。
但是，通用嵌入式處理器的發(fā)展之路存在兩個不足。第一，這類處理器進展緩慢。它們一旦有任何新改變，所用硬件和軟件工具都要手工研發(fā)。處理器設(shè)計師會遺漏那些只對特定用途至關(guān)重要的特性，同時他們常常也會把不是大家都需要的無關(guān)特性加到每次實現(xiàn)中。開發(fā)新的處理器方案與軟件環(huán)境的高成本高投入，制約了為適合目標應(yīng)用所進行的對處理器架構(gòu)的微雕細琢。第二，最終產(chǎn)品的復雜性要求把多個不同子系統(tǒng)集成到單一SoC上，半導體器件的定標可以做到這一點。下一代SoC通常將融合重要的控制、信號、媒介、加密和網(wǎng)絡(luò)處理等子系統(tǒng)。設(shè)計的最大難點將不再是各子系統(tǒng)的實現(xiàn)，而是正確和最佳實現(xiàn)所有預期功能的系統(tǒng)設(shè)計。當然，沒有用于SoC上所有處理器的統(tǒng)一架構(gòu)和工具，沒有易操作的多處理器仿真和通用的軟件開發(fā)工具，SoC系統(tǒng)集成將難于實現(xiàn)。

處理器定標模型

圖1 標準單元門密度和時鐘速率趨勢

圖2 優(yōu)化的EEMBC用戶基準/MHz

圖3 每芯片處理器數(shù)

圖4 集總SoC處理器性能

國際半導體技術(shù)藍圖(ITRS)描繪了今后15年半導體工業(yè)在硅器件密度和性能上的主流趨勢。它作為技術(shù)規(guī)劃的目標曾經(jīng)推動了摩爾定律的發(fā)展?；A(chǔ)半導體技術(shù)的不斷定標與改進高性能通用處理器架構(gòu)的預期回報縮減形成鮮明對比。過去15年計算機系統(tǒng)技術(shù)和性能的定標經(jīng)驗不能簡單地用于今后15年的嵌入式SoC。ITRS藍圖可作為進一步預測SoC設(shè)計中處理器作用的基礎(chǔ)。這種處理器定標擴展模型具有決定性的一點，即晶體管級的密度增長(如摩爾定律所預測)可以有效地被用來進行電子產(chǎn)品性能、效率和適應(yīng)性的不斷改進。
此模型的建立基于下列所預計的變化：
?門級定標：器件尺寸的變小和器件密度的不斷增加為在SoC器件上迅速集成電子系統(tǒng)特性提供了技術(shù)能力和經(jīng)濟推動力。今后15年，隨著典型的批量生產(chǎn)SoC器件的復雜性由數(shù)百萬門上升到5億門，技術(shù)和經(jīng)濟因素將使SoC設(shè)計結(jié)構(gòu)有很大改變。圖1對進行標準單元邏輯綜合和布局的典型門密度及最差情形時鐘速率作了預測。
?需遵循的可編程性：SoC設(shè)計成本的上升將推動可編程性在更多SoC功能中的運用，以限制研發(fā)費用開支和增加潛在制造量?？删幊绦缘脑黾訉⑹挂粔KIC可以滿足很多產(chǎn)品的需要，并可以通過軟件迅速并低價地修復設(shè)計錯誤。最終產(chǎn)品在增加功能復雜性的要求上，相對于其它可配置性或可編程性機制而言，更傾向基于軟件的處理器可編程性。然而，基于處理器的軟件操作不是SoC設(shè)計中可編程性發(fā)揮作用的唯一形式。源于標準可編程邏輯器件的FPGA邏輯模塊也將出現(xiàn)，盡管程序設(shè)計模型(一種硬件描述語言而非高級編程語言)和電路效率方面的局限性將可能制約FPGA在可編程接口和專用計算結(jié)構(gòu)的應(yīng)用?，F(xiàn)今，相對于同一IC加工工藝的邏輯單元標準來說，基于FPGA的邏輯存在約5倍時鐘速率和密度增加10倍以上等不利條件。如ITRS藍圖所預測，線寬將由現(xiàn)今的130nm縮小到2016年的約22nm，由FPGA架構(gòu)對線路延遲的高敏感性不但不會減小，反而會繼續(xù)增加。
?定制的處理器：定制的專用處理器將可有效替代硬連接邏輯功能塊。圖2示出用專用指令集定制處理器的性能效果，并對Tensilica Xtensa架構(gòu)(T1050)的每MHz EEMBC用戶基準性能與Xtensa的基礎(chǔ)版本、ARM(64位方案)和MIPS(64及32位方案)進行了比較。定制的處理器快達50倍。
但單憑性能就讓SoC設(shè)計師廣泛采納專用處理器是不夠的。還需要具備兩種特性：即處理器架構(gòu)必須擁有高度的適應(yīng)性以滿足精確指令集的應(yīng)用需要；硬件和軟件必須無縫地一并生成，而無需專門的處理器硬件或軟件技能，并且不增加驗證風險。
此外，從應(yīng)用源代碼完全自動生成新處理器方面來看在降低勞動強度和技能水平、增加處理器架構(gòu)的最優(yōu)性方面有著極大的前景。
?應(yīng)用的并行性：系統(tǒng)應(yīng)用中內(nèi)在并行性的增長和這種并行性方法的改進，將大量使用小型專用處理器芯核作為先進SoC設(shè)計的自然結(jié)構(gòu)。隨著SoC集成越來越多的不同功能以及數(shù)據(jù)流分辯力的增加，所提取的并行性也將增加。多種應(yīng)用中的性能將只受制于以適當?shù)母邘?、低等待時間、處理器間通信等方式，在一個器件上集成多個處理器的能力。該處理器定標模型預計，小型、擴展的處理器將得到大量使用，先進的設(shè)計將納入數(shù)百或數(shù)千個通信芯核。許多高性能、數(shù)據(jù)并行、單指令多數(shù)據(jù) (SIMD) 長指令字芯核會在每個芯片上使用。圖3示出芯片面積為140mm2下的模型。
?多個處理器的集總性能：SoC設(shè)計師將利用指令級和任務(wù)級兩個并行性。專用處理器架構(gòu)將利用指令級并行性，在單一種算法內(nèi)，通過矢量(SIMD)和長指令字技術(shù)使吞吐量和效率大為增加。多個處理器自然利用任務(wù)級并行性。集成式開發(fā)工具和處理器生成器將使設(shè)計師可以研究由簡單的增強型RISC處理器到龐大的長指令字矢量架構(gòu)的各處理器的擴展范圍，他們還將可以探查各種不同的處理器數(shù)量和系統(tǒng)拓樸。大量簡單處理器和小量復雜處理器的模型產(chǎn)生了相似的整體吞吐量預測。吞吐量集總性能示于圖4中(假定芯片面積為140mm2，處理器架構(gòu)適度擴展)。在較小型簡單擴展處理器和較龐大型數(shù)據(jù)并行處理器兩種情形下，性能增長率(年增65%)及絕對值(1013操作/秒)是相似的。

SoC設(shè)計的新方法
一種加快多功能數(shù)百萬門SoC開發(fā)的全新途徑正在出現(xiàn)。
第一，用可擴展處理器代替寄存器傳輸級(RTL)設(shè)計中的常規(guī)嵌入式處理器芯核和硬連接邏輯功能，以縮短設(shè)計時間和取得完全可編程性。軟件開發(fā)工具、仿真模型和硬件優(yōu)化設(shè)計必須由一種單一的源描述生成，以加速研發(fā)進程，確保完整性和正確性。
第二，這些專用處理器是定制的，其運行功能與它們所代替的硬性RTL邏輯功能塊近乎等效。數(shù)據(jù)密集型應(yīng)用中的高性能和易適應(yīng)性可使這些定制處理器作為SoC設(shè)計的基本結(jié)構(gòu)而發(fā)揮更大的作用。處理器的這種多方面作用可為控制和數(shù)據(jù)功能帶來更加完整更為普遍的可編程性。單一的可編程多處理器SoC(MPSoC)可用于多種應(yīng)用和多個客戶。隨著標準的變化，新功能可以加到軟件上，由于避免了SoC的反復(respins)，因而降低了整個研發(fā)成本。
一般來講，硬件和軟件的研發(fā)均各自依照一套不同的高度專業(yè)化的設(shè)計技能展開。技能上的差異和協(xié)調(diào)上的困難使SoC設(shè)計變得日趨昂貴、風險高及緩慢。多處理器芯核SoC設(shè)計方法學的統(tǒng)一可使系統(tǒng)劃分、子系統(tǒng)設(shè)計以及硬/軟集成變得更快，從而造就出具有更高可重用性和更好投資回報的SoC平臺。
基于處理器的SoC設(shè)計調(diào)節(jié)了晶體管不斷增長而工程師人數(shù)相對不足的矛盾。軟件任務(wù)層面上的功能說明要比等效的硬件邏輯功能設(shè)計簡便和快捷得多，因此這種以軟件為中心的設(shè)計方法蘊藏著更高設(shè)計生產(chǎn)率的潛力。而且，專用處理器的使用可保留軟件方法的優(yōu)勢，并可使處理器處理許多以前只在硬件邏輯中實現(xiàn)的數(shù)據(jù)密集型任務(wù)。

結(jié)語
對數(shù)字系統(tǒng)設(shè)計的定量預測可以概括為一句話，即“SoC處理器定標的原則”。
第一部分：以軟件為核心的多處理器SoC設(shè)計將成為一種標準的設(shè)計方法，典型的片上處理器數(shù)量每年上升30%，到2015年將會有數(shù)千個處理器。
第二部分：典型的基于處理器的SoC的集總計算能力將每年增長65%，到2010年達到每秒1萬億次操作。
這種處理器定標模型表明了先進系統(tǒng)級芯片架構(gòu)清晰的發(fā)展遠景，典型設(shè)計可由功用各異的大量處理器構(gòu)建。 “海量處理器”SoC設(shè)計方法使用完全可編程的應(yīng)用調(diào)節(jié)處理器作為集成式系統(tǒng)的基本構(gòu)建功能塊?！?鋤禾譯)