MAX121與TMS320VC5402在高速數(shù)據(jù)采集中的接口設計
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MAX121的工作原理 如圖2，當轉換開始時，緩沖器與AIN端斷開，對輸入信號采樣。在轉換結束時，緩沖器輸入端又連接到AIN端，而且保持電容跟蹤輸入電壓。無論何時，只要轉換沒有進行，T/H就處于跟蹤模式。在轉換開始以后，保持模式啟動時間接近10ns(窗口延遲)。從一次轉換到下一次轉換延遲變化的典型時間為30ps(窗口抖動)。
電路時鐘頻率
MAX121工作時需要一個與TTL、CMOS電平兼容的時鐘，時鐘頻率的范圍從0.1～5.5MHz。為滿足2個時鐘周期400ns采集時間的要求，最大時鐘頻率限制在5MHz。由于內(nèi)部T/H電壓下降速率的限制，所有模式的時鐘頻率不應低于0.1MHz。
輸出數(shù)據(jù)
轉換結果以16位串行數(shù)據(jù)流輸出，前14位為數(shù)據(jù)位(首先為MSB)，后2位為零。輸出數(shù)據(jù)為二進制補碼形式。在CLKIN的上升沿，數(shù)據(jù)在SDATA端同步輸出。輸出數(shù)據(jù)可用FSTRT或者SFRM輸出來分幀。要求每次轉換最少為18個時鐘周期，以獲得有效輸出。
設計及編程
MAX121共有三種工作方式：
1 ）由/CONVST控制轉換；
2 ）/CS控制轉換；
3 ）連續(xù)模式。
三種模式中第一種是用于和DSP以及其他微處理器連接，第二種用于多個器件組合應用，第三種MAX121工作在連續(xù)轉換狀態(tài)下，應用于數(shù)據(jù)的連續(xù)采樣。
在方式1中，有兩種時鐘提供方式，其一由CLKR提供時鐘，原理框圖如圖4所示。
但這種連接方式能提供的時鐘最大為3.2MHz，另外可由外部電路提供時鐘，最高可達系統(tǒng)的最大時鐘5.5MHz，實現(xiàn)高速連接，根據(jù)設計要求，在實際使用時選擇第二種連接方式。具體電路設計如 5所示。
CLKIN（14）外接一有源振蕩器，提供5MHz的時鐘；
MODE（16）接+5v電源，/CS接地：選擇工作模式；
/CONVST（13）接TMS320VC5402的XF引腳，由DSP的通過XF控制數(shù)據(jù)轉換；
SCLK（12），F(xiàn)STRT（10），SDATA（11）分別和DSP的BLCKR0，BFSR0，BDR0連接，傳送時鐘，幀同步信號，數(shù)據(jù)。
CLKIN是MAX121的輸入時鐘，而SCLK使數(shù)據(jù)移位進入處MAX121，CLKIN由外部時鐘振蕩器驅(qū)動（5MHz）。TMS320VC5402的XF引腳（通用I/O口）驅(qū)動MAX121輸入端為低，啟動一次轉換。TMS320VC5402的BCLKR0(接收時鐘)端配置為輸入，并由MAX121的SCLK輸出端驅(qū)動。MAX121的SDATA輸出端數(shù)據(jù)在時鐘的上升沿改變狀態(tài)，而在時鐘下降沿，數(shù)據(jù)被鎖存到TMS320VC5402的DR輸入端。這樣可提供1/2個時鐘周期，以滿DR輸入端所需要的數(shù)據(jù)建立和保持時間。MAX121 SCLK和SDATA之間的最大時滯在+25時為65ns，所以1/2個時鐘周期足以滿足要求的建立和保持時間，工作時序如圖6所示。
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