基于G4平臺的嵌入式VxWorks系統(tǒng)在雷達信號處理中的應用

回波信號的采集使用Interactive 電路與系統(tǒng)公司的ICS - 554四通道14bit A /D數(shù)據(jù)采集卡，可以用內部或外部時鐘采樣，最小采樣率30MHz，最高采樣率105MHz，內部和外部兩種觸發(fā)信號；標準的PMC 接口，帶1M邏輯門FPGA 的64bit/66MHzQL5064 PCI總線接口芯片，支持master/ target DMA突發(fā)傳輸方式，未使用完的FPGA資源可根據(jù)用戶的需要配置使用；兩片64 K ×72 bit FIFO緩存，可以編程控制進行單通道數(shù)據(jù)采集，兩通道或四通道同時采集，每兩通道各占一片F(xiàn)IFO，每片最大采樣128 K點，單通道最大各采樣256 K點；采用捕獲和持續(xù)兩種采樣模式，在捕獲模式每一次觸發(fā)采樣點數(shù)和(在FIFO緩存大小內)總的采樣點數(shù)，然后向CPU發(fā)中斷請求，要求從CPU從緩存中取走已采樣的數(shù)據(jù)都是可編程的；為多種操作系統(tǒng)提供了驅動程序，如Win2dowsNT、Windows 2000、Windows XP和VxWorks實時操作系。ICS - 554的功能框圖如圖2所示。

圖2　ICS - 554框圖　　

在實際應用中， ICS - 554插在節(jié)點4的PMC標準接口上，采用10 kHz主觸發(fā)脈沖作為外觸發(fā)信號， 30MHz采樣時鐘， I、Q兩路采樣，每一個主觸發(fā)脈沖采樣2 048點，每一個CP I周期內要求采88個主觸發(fā)脈沖周期的數(shù)據(jù)?？紤]到每一路F IFO最大只能采256K點和DMA 方式下PC I總線的實際傳輸率，保證每一個CPI的數(shù)據(jù)不會丟失和FIFO不會溢出，采用每42個主觸發(fā)脈沖周期就請求CPU開始接收在F IFO 緩存中的數(shù)據(jù)，先接收完F IFO1 中的數(shù)據(jù)，再接收F IFO2 中的數(shù)據(jù)，以后循環(huán)進行數(shù)據(jù)傳輸，直到禁止A /D采樣為止。

時序安排

信號處理系統(tǒng)接收雷達終端發(fā)來的控制命令和正交回波信號經過A /D采樣后的數(shù)字信號，雷達終端在CP I信號的下降沿通過VME總線發(fā)當前CPI信號的控制命令到G4板的VME內存映射空間，節(jié)點1把這些控制命令碼值拷貝到全局共享內存，控制命令碼值包括模式碼，探測距離碼等值；然后通知節(jié)點4取出當前模式碼，節(jié)點4根據(jù)模式碼對ICS- 554進行配置和允許ICS - 554開始采數(shù)并存入FIFO中。ICS - 554每采完44個主觸發(fā)脈沖周期的數(shù)據(jù)后，向節(jié)點4發(fā)中斷請求，節(jié)點4接到請求后通過節(jié)點1的全局共享內存查詢當前控制命令，接著根據(jù)模式碼配置 QL5064的DMA控制器。目標內存是節(jié)點1上的共享內存，啟動DMA傳輸，把A /D采樣存入FIFO 中的數(shù)據(jù)傳給節(jié)點1， DMA傳輸完成后，節(jié)點4向節(jié)點1發(fā)出中斷請求，節(jié)點1響應請求后，查詢全局共享內存的控制命令，根據(jù)模式碼開始進行脈沖壓縮、雜波抑制、恒虛警和目標檢測等信號處理。信號處理完后通過VME總線把目標信息數(shù)據(jù)傳送到VME空間，通知雷達終端取走目標和狀態(tài)信息；其它節(jié)點的數(shù)據(jù)也是通過節(jié)點4以DMA方式傳到內存中進行處理，處理方法與節(jié)點1相似，只是節(jié)點2、3和4的目標信息數(shù)據(jù)先傳到節(jié)點1，然后由節(jié)點1通過VME總線傳給雷達終端，每個節(jié)點都獨立處理一個CP I周期的數(shù)據(jù)。從A /D FIFO緩存中傳數(shù)到各節(jié)點的順序和信號處理順序時序如圖3所示。

圖3　時序圖