SDH中E1接口分接復(fù)用器VHDL設(shè)計及FPGA實現(xiàn)

為擴大數(shù)字通信系統(tǒng)的傳輸容量，信道上的信號都是在發(fā)送端分接，在接收端復(fù)接。在通信接口電路中能完成這一功能的電路就叫作分接復(fù)用器。
該分接復(fù)用器提供了標準的E1接口可供SDH系統(tǒng)方便使用。在點到點通信時，采用該分接復(fù)用器可以使系統(tǒng)速率提高到N(N為1、2、3等)倍E1速率以上。當(dāng)用戶需求速率超過E1速率但又達不到34.368Mbps的VC-3速率時，一個好的方法就是采用E1分接復(fù)用器接口電路。比如以太網(wǎng)通信需要10Mbps的速率時，采用該分接復(fù)用器，取N＝７就可實現(xiàn)通信要求。
針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯片，本文介紹一種用高級硬件描述語言VHDL 及狀態(tài)轉(zhuǎn)移圖完成該分接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實現(xiàn)。并給出了用XiliNx FouNdATION tools EDA軟件設(shè)計的電路仿真波形及SpartaN XCS30XL完成FPGA實現(xiàn)的結(jié)果。

1 數(shù)字分接復(fù)用器結(jié)構(gòu)原理

本數(shù)字分接復(fù)用器的功能是：在發(fā)送端把12Mbps經(jīng)過編碼的有幀結(jié)構(gòu)的EtherNet以太網(wǎng)碼流分接為7路標準E1接口速率數(shù)據(jù)流，SDH設(shè)備再把這７路數(shù)據(jù)映射到155Mbps的速率上去并通過光纖傳輸?shù)较乱粋€SDH設(shè)備；在接收端由SDH設(shè)備從155Mbps的數(shù)據(jù)流中取出７路標準E1速率數(shù)據(jù)正確恢復(fù)為原來的12Mbps的EtherNet以太網(wǎng)碼流。
發(fā)送端12Mbps有幀結(jié)構(gòu)數(shù)據(jù)幀間由全1空閑碼填充。從數(shù)字分接復(fù)用器發(fā)送端輸出的７路E1數(shù)據(jù)由于傳輸處理過程中路由不同，必然會造成7 路E1數(shù)據(jù)在傳輸過程中的各路時延不一致，這就使得各路數(shù)據(jù)不同步。在設(shè)計中如何在接收端使得7路E1數(shù)據(jù)同步，從而正確恢復(fù)原發(fā)送端的12Mbps數(shù)據(jù)就成了一個難題。針對這一問題制定出了如下的解決方案。

1.1 數(shù)字分接器原理框圖及說明

如圖1所示，把數(shù)字分接器從總體上劃分為：時鐘產(chǎn)生、幀頭/幀尾檢測、串并變換、固定插零、FIFO插入SYNC五個模塊。 在發(fā)送端，分接器的時鐘產(chǎn)生電路把14Mbps系統(tǒng)時鐘XCLK轉(zhuǎn)變?yōu)?2Mbps時鐘，用這一時鐘對端口來的12Mbps成幀數(shù)據(jù)DATAIN做幀頭1100010001/幀尾1000000001檢測，檢測出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數(shù)字復(fù)接器能正確復(fù)接就需要在分接器輸出的7路數(shù)據(jù)中分別插入同步頭SYNC0111111110。為了使數(shù)據(jù)和插入的SYNC區(qū)別開來，須要在7路數(shù)據(jù)中每隔7bit就固定地插入"0"。這樣，就保證了插入的SYNC不會與正常的數(shù)據(jù)相混淆，從而也使得分接出的7路數(shù)據(jù)變?yōu)闃藴实腅1數(shù)據(jù)。

1.2 數(shù)字復(fù)接器原理框圖及說明
數(shù)字復(fù)接器原理框圖如圖2所示。

與分接器相呼應(yīng)，可把復(fù)接器從總體上劃分為：SYNC檢測、SYNC扣除、并/串轉(zhuǎn)換、扣除零、幀頭/幀尾檢測5個模塊。
在接收端，復(fù)接器的SYNC檢測模塊在7路E1數(shù)據(jù)流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路E1數(shù)據(jù)同步。之后，就可以對這7路E1數(shù)據(jù)進行并/串轉(zhuǎn)換了。對于轉(zhuǎn)換后的14Mbps數(shù)據(jù)還需要扣除在分接器中固定插入的零。根據(jù)要求對于12Mbps的數(shù)據(jù)再一次做幀頭/幀尾檢測以便在兩幀數(shù)據(jù)之間插入全"1"的空閑碼。這樣就正確恢復(fù)出發(fā)送端的12Mbps碼流。
在發(fā)送端和接收端所有SYNC的處理都用FIFO技術(shù)來實現(xiàn)。電路設(shè)計采用硬件高級描述語言VHDL和狀態(tài)機來完成，用FPGA驗證實現(xiàn)。為提高電路的可實現(xiàn)性，設(shè)計全部采用D觸發(fā)器和邏輯門來實現(xiàn)，并用綜合約束工具來控制FPGA內(nèi)部電路的路徑延時。

2 VHDL語言設(shè)計相對于傳統(tǒng)設(shè)計的優(yōu)點
(1) 采用自頂向下(Top Down)的設(shè)計方法
與傳統(tǒng)的系統(tǒng)硬件設(shè)計從具體的設(shè)計單元開始不同，VHDL設(shè)計是從系統(tǒng)的總體要求出發(fā)，先進行系統(tǒng)建模仿真，仿真通過后再利用VHDL層次化、結(jié)構(gòu)化及行為化的描述方法將各個模塊模型用可實現(xiàn)的VHDL電路描述替換。這對于一個非常大的硬件系統(tǒng)設(shè)計從總體上把握設(shè)計的可行性是非常重要的。
(2) 采用系統(tǒng)的早期仿真
通過對系統(tǒng)建模的早期仿真便于在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中潛在的問題，與傳統(tǒng)的自下而上設(shè)計的后期仿真相比可大大縮短系統(tǒng)設(shè)計的周期。
(3) 降低了硬件電路的設(shè)計難度
不需要象傳統(tǒng)的設(shè)計方法在設(shè)計前就要寫出電路的邏輯表達式、真值表及卡諾圖化簡，VHDL在設(shè)計計數(shù)器的時候只關(guān)心計數(shù)器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設(shè)計的周期。這對于時間效益的現(xiàn)代社會是非常重要的。
(4) VHDL設(shè)計文檔的靈活性
用VHDL設(shè)計硬件電路，主要的設(shè)計文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉(zhuǎn)化為原理圖。另外，它資料量小，便于保存，可以方便地被其它設(shè)計所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。