基于DSP的QPSK調(diào)制器的設(shè)計

　　3 系統(tǒng)仿真與硬件測試

　　3.1 系統(tǒng)仿真

　　完成整個設(shè)計后，設(shè)置仿真時間，開始仿真。設(shè)置Simulink的仿真停止時間為2 000，仿真步進(jìn)設(shè)為自動。仿真結(jié)果如圖3，圖中前兩欄為正交波信號，最后一欄為QPSK已調(diào)信號。

圖3 QPSK仿真波形

　　3.2 硬件測試

　　在Simulink中完成仿真驗證后，需要把設(shè)計轉(zhuǎn)到硬件上去實現(xiàn)。這是整個DSP Builder設(shè)計流程中最為關(guān)鍵的一步，可獲得對特定FIGA芯片的VHDL代碼。雙擊QPSK模型中的SignalCompiler，點擊分析按鈕，檢查模型無錯誤后，打開SignalCompiler窗口，在圖中設(shè)置好相應(yīng)項后，依次點擊1、2、3 3個按鈕，逐項執(zhí)行VHDL文件轉(zhuǎn)換、綜合、適配，即可將。mdl文件轉(zhuǎn)換為.vhd文件。同時，在工作目錄生成的文件中有tb_qpsk.tcl和tb_qpsk.v文件.tb_qpsk.v文件是在QuartusII中要用到的工程文件，tb_qpsk.tcl文件是要在Modesim進(jìn)行RTL級仿真用到的測試代碼。仿真完成后，在QuartusII中指定器件管腳、進(jìn)行編譯、下載。最后進(jìn)行硬件的下載，連接好FPGA開發(fā)板即可。本文采用的硬件是Cyclone系列芯片EP2C35F672C6N。圖4是在QuartusII中QPSK的已調(diào)波形，與仿真波形基本一致。由圖可以看出，有4個相位跳變點，正確地反映了QPSK調(diào)制的特點。

圖4 QPSK的已調(diào)波形

　　4 結(jié)論

　　本文利用了現(xiàn)代DSP技術(shù)的功能，在Simulink的環(huán)境下實現(xiàn)了QPSK的建模，給出了具體模型，從而避免了VHDL程序的編制，縮短了周期，提高了效率。采用該法，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性。仿真結(jié)果和硬件實現(xiàn)都驗證了該方案的正確性。