基于FPGA的數(shù)字下變頻電路的設(shè)計(jì)與實(shí)現(xiàn)

低通濾波器的實(shí)現(xiàn)：

　　數(shù)字下變頻器的最后一個(gè)模塊是低通FIR濾波器，主要用來對(duì)信號(hào)進(jìn)行整形濾波，消除信號(hào)中存在的噪聲。本設(shè)計(jì)采用并行結(jié)構(gòu)的FIR濾波器，由2個(gè)8階濾波器級(jí)聯(lián)實(shí)現(xiàn)16階的濾波器，由預(yù)相加模塊、查找表模塊和移位相加模塊組成，結(jié)構(gòu)圖如圖3、4所示。

圖3 16階FIR濾波器的級(jí)聯(lián)結(jié)構(gòu)圖

圖4 FIR濾波器子模塊結(jié)構(gòu)圖

圖5 16階FIR濾波器響應(yīng)曲線圖

圖6 DDC實(shí)現(xiàn)的結(jié)構(gòu)圖

　　這種結(jié)構(gòu)的濾波器結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)，很容易擴(kuò)展成高階濾波器。首先通過MATLAB中的Fir DesignTool工具得到濾波器的系數(shù)圖表(表1)。利用線性FIR濾波器抽頭系數(shù)的對(duì)稱性，通過加法器將對(duì)稱的系數(shù)進(jìn)行預(yù)相加，從而降低硬件規(guī)模。根據(jù)分布式算法原理，通過將抽頭系數(shù)的所有可能組合固化在ROM中，利用查找表來代替乘法器。利用預(yù)相加模塊產(chǎn)生的地址來查找ROM表，并將相應(yīng)的數(shù)值進(jìn)行移位相加，從而得出正確的結(jié)果。

表1 16階FIR濾波器系數(shù)

DDC系統(tǒng)的實(shí)現(xiàn)

　　利用上述的各個(gè)模塊，可得到DDC系統(tǒng)的實(shí)現(xiàn)結(jié)構(gòu)圖如圖6所示。

　　整個(gè)系統(tǒng)在Cyclone系列芯片EP1C6Q240C8上實(shí)現(xiàn)，其FPGA綜合結(jié)果圖7所示。

圖7 DDC系統(tǒng)的Quartus綜合結(jié)果

圖8 系統(tǒng)時(shí)序測(cè)試結(jié)果

　　時(shí)序測(cè)試圖(圖8)中，黃色為系統(tǒng)時(shí)鐘波形，綠色為NCO產(chǎn)生的正弦波時(shí)序波形，藍(lán)色為抽取濾波器輸出的時(shí)序波形，粉紅色為FIR濾波器輸出時(shí)序波形。從示波器顯示的時(shí)序圖可以看出抽取濾波器輸出波形的延時(shí)最大，大約為14ns左右，這和軟件仿真的結(jié)果比較吻合，仿真中抽取濾波器輸出的延時(shí)為16.47ns。故抽取濾波器是制約系統(tǒng)時(shí)鐘速率提高的關(guān)鍵因素。

結(jié)語

　　本文介紹了一種應(yīng)用于數(shù)字化中頻頻譜分析儀的數(shù)字下變頻電路，整個(gè)電路基于FPGA實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單，易于編程實(shí)現(xiàn)。