LVDS分離器簡(jiǎn)化高速信號(hào)分配

近年來，隨著微處理器、DSP、數(shù)字ASIC時(shí)鐘頻率的提高，在一些新興領(lǐng)域中，背板信號(hào)的數(shù)據(jù)速率和總線吞吐率也在穩(wěn)定提高。而速率的提高使得基于TTL單端信號(hào)的功耗大、有抖動(dòng)和高電平輻射等缺點(diǎn)越來越突出，盡管一些報(bào)道認(rèn)為利用這種標(biāo)準(zhǔn)速率能夠保持在50MHz以上，但是，由于傳輸線阻抗失配和串?dāng)_以及較為困難的電源去耦等問題，迫使設(shè)計(jì)人員尋求更為有效的解決方案。

能夠保證所有總線和背板帶寬的直接途徑增加總線寬度，但采用這種方法會(huì)增大線路板布局的難度，而且需要引腳數(shù)非常多的連接器，這將導(dǎo)致系統(tǒng)成本的提高、而且非常笨重。當(dāng)距離超出幾個(gè)厘米時(shí)，采用串行通訊方式是解決上述問題的一個(gè)有效方案。對(duì)于高速通信系統(tǒng)，如3G基站、路由器、加載/卸載復(fù)用器及其它設(shè)備，采用串行通訊方式能夠獲得很大收益。為了保證背板通信具有低誤碼率、低串?dāng)_和低輻射，通常可用低壓差分信號(hào)（LVDS）替代TTL信號(hào)。

1 LVDS、ECL、PECL、CML的特征

LVDS已在對(duì)信號(hào)完整性、低抖動(dòng)及較高共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用。是目前用于高速串行接口的有效方案之一。這種方案與ECL、PECL、CML等標(biāo)準(zhǔn)互不相同。其中ECL是基于雙極型晶體差分對(duì)管的傳統(tǒng)高速邏輯標(biāo)準(zhǔn)，采用負(fù)偏置電源。PECL則由ECL標(biāo)準(zhǔn)發(fā)展而來，在PECL電路中省去了負(fù)電源。新一代的ECL器件具有200ps左右的延遲時(shí)間，可用于頻率高于3GHz的系統(tǒng)。在現(xiàn)有的接口標(biāo)準(zhǔn)中，CML的工作速率最高，可用于千兆位數(shù)據(jù)速率的系統(tǒng)。與其它標(biāo)準(zhǔn)相比，它還具有一個(gè)集成的50Ω匹配電阻，從而大大簡(jiǎn)化了設(shè)計(jì)。只是當(dāng)每個(gè)端點(diǎn)工作在不同的電源電壓時(shí)，需外接耦合元件。

表1列出了LVDS相對(duì)于ECL、PECL、CML系統(tǒng)的主要特點(diǎn)，按照EIA/644LVDS和IEEE1596.3標(biāo)準(zhǔn)規(guī)定，LVDS采用差分信號(hào)，信號(hào)范圍為250mV至400mV、直流偏置1.2V。

表1 LVDS、ECL、PECL、CML邏輯標(biāo)準(zhǔn)對(duì)照表

LVDS的差分特性使其具有了許多優(yōu)點(diǎn)，如抑制共模噪聲，自身不產(chǎn)生噪聲等（假設(shè)差分信號(hào)完全同步，正、負(fù)輸出之間沒畸變）。另外，LVDS能夠用CMOS工藝實(shí)現(xiàn)，易于同其它電路一起集成。

由于LVDS是差分信號(hào)，吸取電源電流的峰值較低，只需加適當(dāng)?shù)娜ヱ铍娙菁纯山鉀Q電源退耦問題。通常LVDS的功率低于ECL和CML，當(dāng)然，在某種程度上這取決于所采用的匹配方案。

2 LVDS的應(yīng)用

LVDS大多用于時(shí)鐘分配和一點(diǎn)到多點(diǎn)的信號(hào)分配。時(shí)鐘分配對(duì)不同子系統(tǒng)需要同一參考時(shí)鐘源的數(shù)字系統(tǒng)非常重要，因?yàn)槎鄶?shù)情況下基站的DSP需要與射頻信號(hào)處理器同步，因而需要利用鎖相環(huán)（PLL）來產(chǎn)生所需要的本振頻率，還應(yīng)將A/D轉(zhuǎn)換鎖定到中心參考時(shí)鐘上。當(dāng)與無線接收機(jī)一起工作時(shí)，還必須以盡可能低的輻射分配時(shí)鐘，以避免對(duì)小信號(hào)通路的影響。

把高速信號(hào)分配給不同單元時(shí)可以采用不同的策略，其中有兩種極端情況：一種是鈄一路信號(hào)源/驅(qū)動(dòng)器的信號(hào)分配給所有單元（稱為“多點(diǎn)分配器”）；另一種是將多路信號(hào)分配給一個(gè)單元（稱為“多點(diǎn)至單點(diǎn)復(fù)用器”）。圖1給出了這兩種情況的區(qū)別。對(duì)于多點(diǎn)分配器，驅(qū)動(dòng)器要保證足以驅(qū)動(dòng)所有的接收器和傳輸媒介（電纜、連接器、背板），且總線通常需要在末級(jí)接收器加匹配阻抗。所有分支與總線的距離應(yīng)盡可能短，以避免影響信號(hào)的完整性，做到這一點(diǎn)對(duì)于目前的高密度線路板并非易事。

多點(diǎn)至單點(diǎn)復(fù)用結(jié)構(gòu)中需要多路驅(qū)動(dòng)器，可看作是點(diǎn)到點(diǎn)的操作，相當(dāng)于驅(qū)動(dòng)器與一路本地終端接收機(jī)之間的通信。這種結(jié)構(gòu)減少了信號(hào)完整性問題，可保證傳輸媒介的阻抗盡可能一致，并可消除多條支路產(chǎn)生的干擾。MAX9150就是這樣的一種單片IC，利用它可實(shí)現(xiàn)多點(diǎn)到單點(diǎn)復(fù)用的低抖動(dòng)、10端口LVDS中繼。

3 MAX9150的特點(diǎn)

MAX9150適用于高速數(shù)據(jù)或時(shí)鐘分配系統(tǒng)，具有低功力量、低噪聲、小尺寸等特點(diǎn)。該芯片采用單路LVDS輸入，能夠?qū)温份斎霃?fù)制到10路輸出中的任一端口。圖2是其應(yīng)用接圖。

MAX9150能夠接受幅值為100mV～1V的差分信號(hào)，輸出級(jí)利用電流控制電路可提供5mA～9mA的輸出電流。由于MAX9150提供的是電流輸出，所以外端所接電阻確定了差分信號(hào)的擺幅。每路差分輸出最好選用50Ω匹配電阻，以便于在端點(diǎn)帶有100Ω匹配電阻的傳實(shí)現(xiàn)到點(diǎn)的信號(hào)分配。該器件的峰-峰值抖動(dòng)為120ps（最大值，共中包括確定性抖動(dòng)和隨機(jī)抖動(dòng)），這一數(shù)值在時(shí)間誤差比較敏感的高速互連應(yīng)用中可以保證數(shù)據(jù)通信的高度可靠，特別是對(duì)于那些內(nèi)嵌時(shí)鐘信息的系統(tǒng)。MAX9150 LVDS中斷器的高速切換能力可保證數(shù)據(jù)速率在400Mbps時(shí)使通道間的誤差低于100p。MAX9150采用3.3V電源，在400Mbps數(shù)據(jù)速率下的電流損耗低于160mA。低功耗關(guān)斷模式將電源電流降至10μA，當(dāng)輸入出現(xiàn)驅(qū)動(dòng)能力不足、開路或斷路時(shí)，失效保證功能能夠?qū)⑤敵鲋脼楦唠娖蕉蛊骷P(guān)斷。MAX9150的關(guān)鍵參數(shù)如表2所列。

表2 MAX9150的關(guān)鍵特性

4 其它類型的LVDS電路

表3列出了一些Maxim公司其它類型的LVDS芯片，這些芯片可以與MAX9150配合使用，也可以作為獨(dú)立器件使用。圖2是下述兩種芯片與MAX9150配合使用的一個(gè)范例，圖中MAX9110將CMOS電平轉(zhuǎn)換成LVDS電平，為MAX9150提供輸入；在傳輸線終端，MAX9111微型SOT32接收器將LVDS電平轉(zhuǎn)換成COMS電平。

表3 Maxim的LVDS芯片

5 小結(jié)

對(duì)于信號(hào)速率高于十至數(shù)百M(fèi)Hz的應(yīng)用，最好選用LVDS邏輯標(biāo)準(zhǔn)，由此所得到的性能指標(biāo)遠(yuǎn)遠(yuǎn)高于采用TTL邏輯標(biāo)準(zhǔn)的方案。LVDS差分特性使其具有極高的共模噪聲抑制能力，與ECL、CML邏輯相比可提供更低的功率損耗?；贚VDS技術(shù)的芯片可廣泛用于數(shù)據(jù)速率高速400Mbps、甚至高于400Mbps的時(shí)鐘/信號(hào)分配系統(tǒng)。Maxim的該系統(tǒng)產(chǎn)品具有極低的信號(hào)抖動(dòng)和噪聲，其功率消耗也較低。