基于TMS320C6202的裝甲戰(zhàn)車智能圖像跟蹤系統(tǒng)硬件平臺設(shè)計
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1 系統(tǒng)功能分析 本文設(shè)計的智能車載圖像跟蹤系統(tǒng)以DSP作為核心處理器，系統(tǒng)構(gòu)成如圖1所示。它首先利用欠采樣技術(shù)進行全視場搜索以發(fā)現(xiàn)目標(biāo)或人為指定目標(biāo)，系統(tǒng)接收到跟蹤指令和目標(biāo)某一點的坐標(biāo)參數(shù)（x0,y0）后，自適應(yīng)地在目標(biāo)指定位置附近開處理窗；然后利用給出的各種算法對處理窗內(nèi)的圖像數(shù)據(jù)進行處理，計算出目標(biāo)準確地位置參數(shù)。在后續(xù)幀的處理中，處理窗的位置由上一幀求得的目標(biāo)位置確定，逐幀處理就可以完成對目標(biāo)的跟蹤任務(wù)。這樣，系統(tǒng)既能快速進行全視場的搜索，又能減小計算量，提高速度。 為實現(xiàn)上述基本功能，可將系統(tǒng)功能劃分為幾個基本功能模塊，如圖2所示。圖3（1） 視頻處理模/數(shù)轉(zhuǎn)換模塊（F1）。它包括視頻信號的預(yù)處理、A/D轉(zhuǎn)換，即把輸入的信號轉(zhuǎn)換成系統(tǒng)能夠處理的數(shù)字圖像數(shù)據(jù)。 （2） 數(shù)據(jù)存儲模塊（F2）。將A/D轉(zhuǎn)換出來的數(shù)字圖像數(shù)據(jù)按照一定的組織形式放在確定的存儲區(qū)域。 （3） 數(shù)據(jù)圖像處理模塊（F3）。運用相關(guān)的數(shù)字圖像處理算法實現(xiàn)目標(biāo)的識別與跟蹤，該模塊是圖像跟蹤系統(tǒng)的核心。 （4） 主機模塊（F4）。PC104嵌入式計算機在系統(tǒng)中的作用是負責(zé)協(xié)調(diào)各個模塊的工作：顯示圖像及跟蹤結(jié)果、執(zhí)行DSP程序加載控制。 （5） 外圍接口模塊（F5）。與系統(tǒng)其它設(shè)備進行通信，包括接收用戶輸入、伺服機構(gòu)控制等。
2 系統(tǒng)硬件設(shè)計 下面詳細介紹系統(tǒng)硬件的總體方案及關(guān)鍵部分的設(shè)計。 這里提出了一個以TI公司的TMS320C6202高速DSP為核心并配以嵌入式PC104計算機系統(tǒng)的雙CPU主從式實時跟蹤系統(tǒng)，其硬件結(jié)構(gòu)如圖3所示。 結(jié)合圖2和圖3可以看出：功能模塊F1由硬件單地FS1完成；功能模塊F2由硬件單元FS2完成；功能模塊F3由硬件單元FS3完成；功能模塊F4由硬件單元FS4和FS5完成；功能模塊F5由硬件單元FS5完成；硬件單元FS6完成系統(tǒng)的總線仲裁和邏輯控制功能。 視頻A/D轉(zhuǎn)換芯片選取的是PHLIPS公司的SAA7111A，這是一款增強型的視頻輸入片器，包含兩個通道的模塊預(yù)處理電路。系統(tǒng)的總線仲裁和邏輯控制電路采用Xilinx公司的大規(guī)模FPGA—XCV50E實現(xiàn)。通過一片大容量的FPGA實現(xiàn)對所有器件如輸入緩沖FIFO、SRAM、DSP、FLASH編程、PCI接口電路等的邏輯控制。利用FPGA芯片的在系統(tǒng)內(nèi)可編程（ISP）性能，可以使系統(tǒng)硬件的調(diào)試變得非常方便。
2．2 總線仲裁與邏輯控制設(shè)計 以DSP+PLD方式設(shè)計的電子系統(tǒng)充分發(fā)揮了DSP在數(shù)字信號處理方面的優(yōu)勢和可編程器件在控制邏輯方面的靈活性。 2．2．1 系統(tǒng)總線仲裁方案 系統(tǒng)中的數(shù)據(jù)交換是由總線來實現(xiàn)的，因此總線的管理是一個極為重要的問題。只有恰當(dāng)?shù)匕芽偩€分配給相應(yīng)的總線使用設(shè)備，系統(tǒng)才能穩(wěn)定高效地工作。特別是在一條總線上掛接多個設(shè)備，并且它們都需要占用總線（即它們都能成為這條總線的主設(shè)備）的時候，就產(chǎn)生了總線的競爭問題。這時候可以通過總線仲裁來解決總線的競爭問題。通過總線仲裁，可以實現(xiàn)多個設(shè)備以分時共享的方式占用一條總線。在總線的仲裁方案中，常常會指定一個總線的缺省占有設(shè)備?？偩€的缺省占有設(shè)備是指缺省狀態(tài)的總線占用者，其它設(shè)備需要使用總線的時候，可以通過總線仲裁器向該設(shè)備申請總線的使用權(quán)，使用完以后再把總線釋放出來。 圖4是TMS320C6202的EMIF總線掛接的外設(shè)的示意圖。從圖中可以看出，EMIF接口總線上掛接了以下幾個設(shè)備：DSP、SRAM、FLASH、邏輯控制電路，其中DSP和邏輯控制電路可以成為EMIF接口總線的主設(shè)備。DSP復(fù)位后，默認的狀態(tài)是總線的從設(shè)備，當(dāng)它需要成為總線的主設(shè)備的時候，就得向外部總線仲裁器（FPGA）申請總線。主計算機需要讀取圖像數(shù)據(jù)時，先給FPGA發(fā)送請求，然后FPGA收回EMIF的部線控制權(quán)，PCI9054通過FPGA讀取SRAM中的圖像數(shù)據(jù)。圖5是系統(tǒng)進入 正常跟蹤狀態(tài)時EMIF總線的占用時序圖。
每一場圖像處理的時序相同，其中： %26;#183;FPGA從FIFO中讀取圖像數(shù)據(jù)，并存儲在SRAM中的時序為：周期T1=4.2ms，總線占用時間T2=0.3ms； %26;#183;DSP讀取處理窗中的圖像數(shù)據(jù)的時序為：距離下一場圖像開始時間T3=7.95ms，總線占用時間T4=0.16ms； %26;#183;主機讀取圖像數(shù)據(jù)的時序為：周期T5=20ms，總線占用時間T6=2.3ms。 TMS320C6202的擴展總線上掛接的設(shè)備除了DSP外，還有PCI9054和邏輯控制電路。TMS320C6202的擴展總線的連接情況請參照圖6。TMS320C6202內(nèi)部的擴展總線仲裁器被禁用。擴展總線的缺省占用設(shè)備是邏輯控制電路。PIC9054要占用擴展總線就必須向邏輯控制電路申請總線占用權(quán)。 2．2．2 系統(tǒng)邏輯控制設(shè)計 FPGA在系統(tǒng)啟動時根據(jù)主機發(fā)送的命令對系統(tǒng)進行自檢，其中有對A/D轉(zhuǎn)換器、FIFO等器件的復(fù)位操作；在系統(tǒng)進入正常工作狀態(tài)時，它還需要控制FLASH和SRAM的讀寫，并且通過設(shè)置寄存器，讓DSP和主機了解FIFO、SRAM、FLASH所處的狀態(tài)，并使FPGA按要求將每幀圖像數(shù)據(jù)存放在SRAM內(nèi)的指定位置。
當(dāng)FIFO處于半滿狀態(tài)時，控制邏輯電路收回EMIF接口總線的占用權(quán)。獲得總線占用權(quán)后，開始讀取FIFO中的數(shù)據(jù)，直到FIFO被讀空以后才釋放EMIF總線。在系統(tǒng)中，F(xiàn)IFO中的圖像數(shù)據(jù)是按8位存儲的，SRAM中的圖像數(shù)據(jù)是按32位來組織的，所以控制邏輯電路要把從FIFO中讀出的8位圖像數(shù)據(jù)裝配成32位數(shù)據(jù)后再寫到SRAM中。 2．3 DSP程序智能加載設(shè)計 TMS320C6202有兩種存儲器映射方式：MAP0和MAP2。通過擴展總線的XD[4：0]利用上拉/下拉電阻進行復(fù)位時的芯片啟動模式設(shè)置。系統(tǒng)中將存儲器映射方式設(shè)置為1，即地址0處的存儲器在內(nèi)部，芯片自加載方式為8bit ROM方式。圖7給出的是系統(tǒng)中設(shè)計的以一片F(xiàn)LASH（AT49LV8192）作為程序存儲器與DSP的連接圖。AT49LV8192的存儲空間為1Mbyte。 由于FPGA和DSP對FLASH的操作共享，因此要實現(xiàn)對FLASH的編程操作必須要通過這兩個設(shè)備。如果采用DSP采用編程，則需要先給DSP加載一個燒寫FLASH的程序，并且需要將燒寫的程序存儲在數(shù)據(jù)區(qū)內(nèi)，這種方法復(fù)雜而且不容易實現(xiàn)。本系統(tǒng)采用的方法是：由主機通過FPGA對FLASH進行編程。首先主機通知FPGA將要進行編程，由FPGA收回EMIF總線，并告知主機；接收主機將編程數(shù)據(jù)寫給FPGA，并由它負責(zé)對FLASH執(zhí)行寫操作。 在系統(tǒng)的運行過程中，系統(tǒng)可以根據(jù)作戰(zhàn)環(huán)境不同以及操作指令的不同，自適應(yīng)地對DSP加載不同的程序，從而實現(xiàn)DSP程序動態(tài)加載設(shè)計，并增加系統(tǒng)的靈活性和智能化程序。其工作流程如圖8所示。 即系統(tǒng)在啟動的時候，由主控計算機對當(dāng)前所處環(huán)境的圖像進行特征提取，并加以分析、判斷，根據(jù)判斷結(jié)果從主控計算機的DSP程序算法庫中選出適合當(dāng)前環(huán)境特點的算法程序，來給圖像處理板上的FLASH芯片進行編程，編程完畢后啟動DSP的BOOTLOADER，將FLASH中的程序加載進來。這樣就實現(xiàn)了DSP程序的自適應(yīng)加載功能。
2．4 視頻數(shù)據(jù)流分析 車載跟蹤系統(tǒng)的視頻數(shù)據(jù)處理流程如圖9所示。由該圖可以分析出現(xiàn)視頻數(shù)據(jù)的轉(zhuǎn)移流程： （1） 模擬視頻信號從攝像機進入視頻接口模塊，由視頻接口電路采集、處理原始視頻信號，得到統(tǒng)一的數(shù)字視頻數(shù)據(jù)和視頻同步信號。 （2） 數(shù)字視頻數(shù)據(jù)從視頻接口模塊進入輸入緩沖FIFO，當(dāng)FIFO到達半滿狀態(tài)時，由邏輯控制電路發(fā)出讀取FIFO數(shù)據(jù)的請求。邏輯控制電路收回EMIF接口總線的占用權(quán)后，由邏輯控制電路讀取FIFO中的數(shù)據(jù)，寫入到SRAM中。在這個過程中，邏輯控制電路還要把四個8位的圖像數(shù)據(jù)裝配成32位的圖像數(shù)據(jù)。 （3） 當(dāng)邏輯控制電路向SRAM寫完一幀圖像數(shù)據(jù)時，首先判斷DSP程序是否啟動，如果未啟動，則給PCI9054發(fā)出中斷，請求PC104計算機處理圖像數(shù)據(jù)；；否則，向DSP發(fā)出圖像存放完成的中斷，請求DSP處理圖像數(shù)據(jù)。 （4） DSP開始從SRAM中讀取數(shù)據(jù)，然后進行處理，并將處理結(jié)果通過擴展總線經(jīng)由邏輯控制電路和PIC9054送到PC機。 （5） PCI接口電路通過邏輯控制電路讀取SRAM中裝配好的視頻數(shù)據(jù)，并由它送往PC機，并結(jié)合DSP的處理結(jié)果，顯示處理后的視頻圖像和運動目標(biāo)的一些特征數(shù)據(jù)。 3 硬件平臺調(diào)試及性能測試 以TMS320C6202為核心器件設(shè)計的數(shù)字圖像跟蹤系統(tǒng)充分發(fā)揮了DSP的強大運算能力和接口能力，在采用相應(yīng)的跟蹤算法時，可在≤8ms的時間內(nèi)給出目標(biāo)參數(shù)?，F(xiàn)以最費時的模板圖像匹配算法對系統(tǒng)運行時間進行估計。
設(shè)匹配模板為16%26;#215;16，匹配搜索范圍為48%26;#215;48，逐點匹配，以MAD準則為匹配準則，每個像素點的計算需要四條DSP指令，指令周期為4ns。則系統(tǒng)運行結(jié)果為： 每次匹配運算的像素個數(shù)為：16%26;#215;16； 搜索區(qū)內(nèi)匹配次數(shù)為：（48-16）%26;#215;（48-16）=32%26;#215;32； 總匹配運算時間為：16%26;#215;16%26;#215;32%26;#215;32%26;#215;4%26;#215;4ns≈4.19ms。 可以看出，系統(tǒng)的運算能力滿足系統(tǒng)處理圖像數(shù)據(jù)的需求。 整個系統(tǒng)的調(diào)試工作可以分為硬件調(diào)試、軟件調(diào)試、軟硬件硬調(diào)三個部分。硬件系統(tǒng)的調(diào)試從總體上看可分為兩個部分：硬件系統(tǒng)的基本測試和各個功能模塊的調(diào)試。圖10給出的是硬件系統(tǒng)的調(diào)試平臺。 在調(diào)試過程中，硬件系統(tǒng)的功能調(diào)試可劃分為以下幾個部分：視頻接口、輸入緩沖FIFO的讀寫操行、DSP程序存儲器FLASH的讀寫操作、圖像幀存儲器的讀寫操作、DSP與PCI9054的HPI接口、主計算機和PCI9054的讀寫操作等調(diào)試。通過編寫相關(guān)的調(diào)試程序可驗證硬件電路的正確性。 基于DSP的智能圖像跟蹤系統(tǒng)在繼承成熟技術(shù)的基礎(chǔ)上，運用先進的圖像處理和模式識別技術(shù)，采用高速DSP處理器、雙CPU并行處理的模式，確保了系統(tǒng)運行可靠、跟蹤精度高，具有很好的抗干擾、抗復(fù)雜背景的能力。將圖像跟蹤系統(tǒng)應(yīng)用在裝甲戰(zhàn)車上，使其和戰(zhàn)車指揮系統(tǒng)整合為一個完整的數(shù)字式系統(tǒng)，將是裝甲戰(zhàn)車發(fā)展一個必然趨勢?？梢灶A(yù)見，此系統(tǒng)的研制成功及在裝甲車輛上的廣泛應(yīng)用，將大大推動裝甲車輛的技術(shù)進步。
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